[发明专利]一种高速串化电路

说明书

本发明公开了一种高速串化电路，包括动态单沿寄存器、动态双沿寄存器以及第一CMOS反相器；所述动态单沿寄存器用于在时钟控制信号的第m个时钟低电平到来时接收第一数据信号，并在所述第m个时钟低电平之后的第一个时钟高电平到来时输出所述第一数据信号的反相信号，m为正整数；所述动态双沿寄存器用于在所述第m个时钟低电平到来时接收第二数据信号，并在第m+1个时钟低电平到来时输出所述第二数据信号的反相信号；所述第一CMOS反相器的输入端连接所述动态单沿寄存器的输出端和所述动态双沿寄存器的输出端，所述第一CMOS反相器的输出端作为所述高速串化电路的输出端。本发明提供的高速串化电路，提高了系统的串化效率。

技术领域

本发明涉及数据通信技术领域，具体涉及一种高速串化电路。

背景技术

在当今移动应用的宽范围内，高速串行传输技术已逐渐取代并行传输方法而成为高速数据传输主流。当今很多公用互连标准都是基于串行传输来实现速度、物理紧密度和链路坚韧性，例如笔记本电脑显示互连、高速背板互连和呈现出的存储器结构。在高速串行接口中，发送器起着至关重要的作用，它将低速的并行数据有序地串化后，再发送到信道上去。在整个发送器中，串化电路的功耗占总功耗的三分之一，因而如何降低串化电路的功耗是发送器低功耗设计的关键要素。

图1是传统的串化电路的电路结构示意图，所述串化电路包括第一D触发器11、第二D触发器12以及二选一数据选择器13。所述第一D触发器11和所述第二D触发器12在时钟控制信号CLK的作用下，对第一数据信号D0和第二数据信号D1进行同步和采样；所述二选一数据选择器13在片选信号SCK的作用下，将两位数据有序地发送出去，完成数据二串一的转换。其中，为所述片选信号SCK的反相信号，D为D触发器的数据端，CK为D触发器的时钟端，Q为D触发器的输出端，OUT为所述串化电路的输出端。

由于采用两个D触发器和一个数据选择器，并且需要两路时钟束完成两位数据的串化，图1所示的串化电路所用的晶体管数目较多，因而存在面积开销大、功耗高的问题。不仅如此，在图1所示的串化电路的实现过程中，往往需要在D触发器的输出端设置反相器，使数据和时钟满足相应的时序要求，进一步增加了所述串化电路的面积和功耗。

发明内容

本发明所要解决的是现有的串化电路面积开销大、功耗高的问题。

本发明通过下述技术方案实现：

一种高速串化电路，包括动态单沿寄存器、动态双沿寄存器以及第一CMOS反相器；

所述动态单沿寄存器用于在时钟控制信号的第m个时钟低电平到来时接收第一数据信号，并在所述第m个时钟低电平之后的第一个时钟高电平到来时输出所述第一数据信号的反相信号，m为正整数；

所述动态双沿寄存器用于在所述第m个时钟低电平到来时接收第二数据信号，并在第m+1个时钟低电平到来时输出所述第二数据信号的反相信号；

所述第一CMOS反相器的输入端连接所述动态单沿寄存器的输出端和所述动态双沿寄存器的输出端，所述第一CMOS反相器的输出端作为所述高速串化电路的输出端。

可选的，所述动态单沿寄存器包括第一受控反相器、第一锁存器以及第二受控反相器；

所述第一受控反相器用于在所述第m个时钟低电平到来时对所述第一数据信号进行反相；

所述第一锁存器用于对所述第一受控反相器的输出信号进行反相并锁存；

所述第二受控反相器用于在所述第m个时钟低电平之后的第一个时钟高电平到来时对所述第一锁存器的输出信号进行反相。

可选的，所述第一受控反相器包括第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管；