[发明专利]一种可重构信号处理运算单元及基于其的重组单元

说明书

本发明公开了一种可重构信号处理运算单元，包括：控制模块，接收重构信息，根据重构信息选择数据通路，配置可重构运算电路模块的工作模式；可重构运算电路模块，根据输入数据根据进行数据的运算，得到运算结果；输出模块，用于将可重构运算电路模块的运算结果输出。本发明通过重构方式支持对FFT、FIR、相关、矩阵乘法、矩阵求逆等多种复杂信号处理算法的硬件加速，在提升性能的同时具有灵活性。

技术领域

本发明涉及数字信号处理技术领域，具体涉及一种可重构信号处理运算单元及基于其的重组单元。

背景技术

数字信号处理技术广泛应用于多媒体、医疗、通信、航天、军事等领域。随着科技的发展，设备的高集成度和小型化的趋势愈发明显，高密集计算的应用领域对于信号处理的实时性要求也越来越高，因此如何快速灵活的实现各种信号处理算法成为热点研究问题。

常用的一种实现方案是基于处理器，包括通用处理器(General PurposeProcessor，GPP)、数字信号处理器(Digital Signal Processor，DSP)等。传统的GPP采用冯·诺依曼结构，程序与数据共用一个存储器空间，各种算法通过不同的指令组合来完成，具有很高的灵活性，但由于执行一条指令需要经过取指、译码、寄存器访问、执行、数据写回等多个步骤，因此算法处理速度较慢。DSP采用的是改善的哈佛结构，数据存储区与程序存储器是分开的，允许同时访问。虽然DSP对内部结构和指令进行了特殊设计，信号处理算法编译效率及指令执行速度较GPP有很大提升，但与现代信号处理系统所要求的高实时性能仍然有差距。

专用集成电路(ASIC)是另一种常用的实现数字信号处理方法，ASIC以数据流来驱动，节省指令翻译和执行过程，运算速度快，效率高。但是ASIC采用固化的结构，对固定信号处理算法进行加速，缺乏灵活性，而且不用的算法功能处于关断状态，导致运算资源的浪费，无法发挥最大效能。

发明内容

为了解决上述问题，本发明提出了一种可重构信号处理运算单元，包括：

控制模块，接收重构信息，根据重构信息选择数据通路，配置可重构运算电路模块的工作模式；

可重构运算电路模块，根据输入数据根据进行数据的运算，得到运算结果；

输出模块，用于将可重构运算电路模块的运算结果输出。

进一步地，所述可重构运算电路模块包括五组复数输入端、两个复乘器、两个复数加减器、除法器、共轭部件、平方根部件、寄存器组、五个多路选择器和五个输出端。

进一步地，所述五组复数输入端分别为复数输入端A1、A2、B1、B2、C1、C2、D1、D2、E1和E2，所述五个输出端分别为第一复乘器、第二复乘器、除法器、第一复数加减法器和第二复数加减法器的输出；所述第一多路选择开关的1路输入连接复数输入端A1，复数输入端A2经过共轭部件后连接第一多路选择开关的2路输入端；第一多路选择开关的两路输出连接第一复乘器的两路输入端；

所述复数输入端B1、B2连接第二多路选择开关的1、2路输入端；

所述复数输入端C1连接除法器的1路输入端，复数输入端C2通过平方根部件连接除法器的2路输入端，所述除法器的输出端连接第三多路选择开关的1路输入，第三多路选择开关的输出端连接寄存器组的输入端，寄存器组的1路输出端连接第二多路选择开关的3路输入端，寄存器组的2路输出端连接第二多路选择开关的4路输入端，第二多路选择开关的1路输出端连接第一复数加减法器的1路输入端和第一多路选择开关的3路输入端，第二多路选择开关的2路输出端连接第一复数加减法器的2路输入端；