[发明专利]一种基于4管存储结构的存内计算阵列装置

说明书

本发明涉及一种基于4管存储结构的存内计算阵列装置，包括：存储阵列模块、行译码模块、列译码模块、输入激活驱动模块和模数转换器输出模块；所述存储阵列模块的输入端连接输入激活驱动模块，存储阵列模块的输出端通过乘累加位线连接模数转换器输出模块，所述行译码模块用于对所述存储阵列模块中字线行选取；所述列译码模块用于对所述存储阵列模块中位线其反信号进行选取；所述输入激活驱动模块用来传输输入激活信号，并使所述激活信号与所述存储阵列模块中所存数据进行乘累加运算；所述模数转换器输出模块用于对乘累加位线的信号进行模数转换。本发明的整个装置相较现有技术有更小的面积，更低的功耗，更好的稳定性。

技术领域

本发明涉及存算装置领域，特别是涉及一种基于4管存储结构的存内计算阵列装置。

背景技术

深度卷积神经网络(DCNNs)中最常见的运算是乘法和累加(MAC)，它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，存内访问量严重限制了传统数字加速器的能源效率。因此，存内计算(IMC)对DCNN加速越来越有吸引力。

现在的存算阵列基本都基于六管或者更多晶体管的存储单元，MAC操作分为基于电阻分压器、放电率等的电流域计算和基于电荷共享、电容分压器等的电荷域计算两种。相比而言电荷域计算由于没有静态电流，所以功耗更低。而六管结构面积更大，功耗也更大。

发明内容

本发明的目的是提供一种基于4管存储结构的存内计算阵列装置，能够简化阵列结构、降低功耗、提高效率。

为实现上述目的，本发明提供了如下方案：

一种基于4管存储结构的存内计算阵列装置，包括：存储阵列模块、行译码模块、列译码模块、输入激活驱动模块和模数转换器输出模块；

所述存储阵列模块的输入端连接输入激活驱动模块，存储阵列模块的输出端通过乘累加位线连接模数转换器输出模块，所述行译码模块用于对所述存储阵列模块中的字线(即行)进行选取；所述列译码模块用于对所述存储阵列模块中的位线(即列)及其反信号进行选取；所述输入激活驱动模块用来传输输入激活信号，并使所述激活信号与所述存储阵列模块中所存数据进行乘累加运算；所述模数转换器输出模块用于对乘累加位线的信号进行模数转换。

可选的，所述存储阵列模块包括多个位单元。

可选的，所述位单元的排布方式为256行*64列。

可选的，所述存储阵列模块中每行位单元的输出端连接一个模数转换器输出模块。

可选的，所述位单元包括四个用于存储的晶体管、一个电容和两个导通晶体管。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明中存内计算装置中的存储阵列模块采用4管存储结构，优化了阵列结构减小了阵列面积；存内计算装置的计算过程通过电容耦合电荷域完成，没有静态电流，降低了功耗且电容耦合机制拥有更好的稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明基于4管存储结构的存内计算阵列装置结构示意图；

图2为本发明存储阵列模块中位单元结构示意图；

符号说明：

①-存储阵列模块，②-列译码模块，③-行译码模块，④-输入激活驱动模块，⑤-模数转换器输出模块。

具体实施方式