[发明专利]一种可变模小数变频并行信号处理装置及方法

权利要求书

1.一种可变模小数变频并行信号处理装置，其特征在于，包括，并行地址产生器、并行可变模小数变频通道和去使能模块；

所述并行地址产生器用于根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；

并行可变模小数变频通道，根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入数据流的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；

所述去使能模块，用于在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。

2.根据权利要求1所述的可变模小数变频并行信号处理装置，其特征在于，所述并行可变模小数变频通道包括RAM块、乘法器、并行数据累加器和并行加法器；

所述RAM块用于存储对原型低通滤波器进行多相分解后的滤波器的抽头系数；将所述滤波器的抽头系数分成P组，以倒序的方式存入对应的RAM块中；

具体为：将第j组抽头的抽头系数分别存入两个RAM块RAM_i-o和RAM_i-e中，j＝1,…,P，i＝P-j；所述RAM_i-o中存储的抽头系数用于对奇数位数据data_o进行处理；所述RAM_i-e中存储的抽头系数用于对偶数位数据data_e进行处理；

所述乘法器与所述RAM块一一对应，其中与RAM_i-o对应的乘法器Mul_i-o的一个乘数为由地址数据addr_o从RAM_i-o中取出的抽头系数，另一个乘数为从奇数位数据data_o读入的数据；与RAM_i-e对应的乘法器Mul_i-e的一个乘数为由地址数据addr_e从RAM_i-e中取出的抽头系数，另一个乘数为从偶数位数据data_e读入的数据；乘法器Mul_i-o和乘法器Mul_i-e输出的乘积分别输入到并行数据累加器Acc_i中；

所述并行数据累加器，用于在使能信号enable_o和enable_e的控制下，对乘法器Mul_i-o和乘法器Mul_i-e输出的乘积分别进行累加，输出累加结果acc_i-o和acc_i-e；

所述并行加法器，用于在使能信号enable_o和enable_e的控制下，对所述并行数据累加器的输出的累加结果acc_i-o和acc_i-e分别进行并行的级联相加求和，输出奇、偶两路带使能信号的变频结果。