[发明专利]一种原始比特错误率感知的读电平施加方法

说明书

本发明公开了一种原始比特错误率感知的读电平施加方法。低密度奇偶校验码(LDPC)被广泛用于闪存纠错，但LDPC软译码需要多次读取操作获取软信息，且无法准确获得所需要施加的读电平数量，使得读延迟具有不稳定性，降低了闪存系统读性能。本发明，首先利用上一次的译码结果和初始读取结果获知原始比特错误率和所施加的读电平。然后建立原始比特错误率和读电平之间的关系模型。最后当再次对该信息进行读取时，利用模型直接施加所需要的读电平数量获取LDPC译码软信息，从而提升闪存存储系统读性能。本发明利用原始比特错误率的变化，动态施加所需要的读电平数量，消除冗余的译码迭代步骤，降低译码迭代延迟。

技术领域

本发明属于固态盘存储技术领域，更具体地，涉及一种原始比特错误率感知的读电平施加方法。

背景技术

闪存具有大容量、高密度、低成本和非易失等特性广泛用于智能手机、数码相机和笔记本电脑等电子产品中。数据以电荷的形式存储在闪存单元中，存储过程中会受擦写周期、保存时间、编程和读干扰的影响而发生错误。原始比特错误率逐渐增高，降低了闪存数据可靠性。

为了保证数据可靠性，低密度奇偶校验码(Low-Density Parity-Check,LDPC)因采用软译码具有优异的纠错性能被广泛应用。尤其对3D闪存而言，LDPC码已经成为提升数据可靠性有效的技术手段。但是LDPC软译码需要施加多个读电平进行多次读取以获取软信息，且无法准确获知需要施加的读电平数目，使得读延迟具有较大的波动性，降低了闪存整体的读性能。

然而，现有的LDPC码在进行软判决译码的过程中，一方面逐次施加读电平直到成功译码为止，造成了不必要的译码延迟开销。另一方面在两个相邻的阈值电压窗口之间施加特定数目的读电平获取软信息，造成额外的读延迟开销。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种原始比特错误率感知的读电平施加方法，其目的在于，当对闪存页中的数据执行LDPC软译码操作时，逐渐施加读电平获取软信息，直到译码成功，并记录此时读电平的数目、译码结果和读取的初始结果。将译码结果和初始结果进行对比获取原始比特错误率。建立原始比特错误率和读电平之间的关联关系。在闪存块擦除之前，对该闪存页中的数据进行再次读取时，直接施加特定个数读电平获取软信息进行LDPC译码操作，避免重复的译码迭代操作和冗余的读操作。本发明基于比特错误率的变化动态施加特定数目的读电平获取LDPC译码软信息从而能够解决冗余的译码迭代和读次数引起的闪存读性能下降的技术问题。

为实现上述目的，按照本发明的一个方面，提供了一种原始比特错误率感知的读电平施加方法，其是应用在闪存系统中。具体技术方案如下：

一种原始比特错误率感知的读电平施加方法，包括以下步骤：

(1)施加硬读电压对闪存页进行读取以获得比特流信息，标记为：

(2)将比特流信息送入LDPC译码器中进行迭代译码；

(3)如果译码成功，则输出译码结果并记录施加的读电平；

(4)如果译码失败，则增加两个读电平获取两组比特流信息，标记为：

和

(5)根据和获取LDPC译码软信息，之后继续执行LDPC译码操作；

(6)重复执行步骤(3)和(4)，直到译码成功为止；

(7)记录译码成功后的比特流信息和所施加的电平数量，所施加的电平数量记为N；对比译码结果信息和初始读取的比特流信息获取原始比特错误率；

(8)建立原始比特错误率和读电平之间的关联关系模型；

(9)对闪存块擦除之前再次读取闪存页中的数据，判断保存时间是否大于特定阈值；