[发明专利]基于信号延迟平衡技术设计的多裸片FPGA

权利要求书

1.一种基于信号延迟平衡技术设计的多裸片FPGA，其特征在于，所述多裸片FPGA包括基板、层叠设置在所述基板上的硅连接层以及层叠设置在所述硅连接层上的若干个FPGA裸片，若干个FPGA裸片按照二维堆叠方式排布在所述硅连接层上，所述硅连接层覆盖所有的FPGA裸片；

每个FPGA裸片内包括若干个可配置功能模块、环于各个可配置功能模块分布的互连资源模块、以及连接点引出端，所述FPGA裸片内的可配置功能模块至少包括可编程逻辑单元、硅堆叠连接模块和输入输出端口，所述硅堆叠连接模块内包括若干个硅堆叠连接点，所述FPGA裸片内的可编程逻辑单元分别与硅堆叠连接点和输入输出端口通过互连资源模块相连，所述FPGA裸片内的硅堆叠连接点通过重布线层内的顶层金属线与相应的连接点引出端相连，所述顶层金属线具有预定的绕线结构且绕线距离与所在信号传输路径上的信号延迟相对应，所述重布线层内至少存在两种不同绕线距离的顶层金属线；

每个FPGA裸片中的连接点引出端通过所述硅连接层内的跨裸片连线与其他FPGA裸片中相应的连接点引出端相连，每个FPGA裸片可通过所述硅连接层内的跨裸片连线与其他任意一个FPGA裸片相连；连通各个FPGA裸片的跨裸片连线在所述硅连接层内沿着第一方向和第二方向交叉布置，所述第一方向和所述第二方向在水平方向上相互垂直；FPGA裸片内的输入输出端口通过所述硅连接层上的硅通孔连接至所述基板。

2.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅连接层内的跨裸片连线具有预定的绕线结构且绕线距离与所在信号传输路径上的信号延迟相对应。

3.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅堆叠连接点直接与所述互连资源模块中的互连开关相连，硅堆叠连接点与互连开关之间全互连或部分互连。

4.根据权利要求1-3任一所述的多裸片FPGA，其特征在于，每个所述硅堆叠连接模块内部包括N行、M列的硅堆叠连接点，每个所述硅堆叠连接模块内分别包括高延迟硅堆叠连接点、中延迟硅堆叠连接点和低延迟硅堆叠连接点三类，在所述重布线层内，与所述高延迟硅堆叠连接点相连的顶层金属线的绕线距离、与所述中延迟硅堆叠连接点相连的顶层金属线的绕线距离、以及与所述低延迟硅堆叠连接点相连的顶层金属线的绕线距离依次减小。

5.根据权利要求1-3任一所述的多裸片FPGA，其特征在于，所述FPGA裸片内的可配置功能模块还包括其他功能模块，所述其他功能模块包括DSP模块和/或BRAM模块，所述其他功能模块分别与硅堆叠连接点和输入输出端口通过互连资源模块相连，可编程逻辑单元、硅堆叠连接模块和其他功能模块排布形成二维阵列，硅堆叠连接模块设置在可编程逻辑单元所在的行列结构中以及其他功能模块所在的行列结构中。

6.根据权利要求5所述的多裸片FPGA，其特征在于，硅堆叠连接模块的尺寸小于其他功能模块的尺寸，其他功能模块所在的行列结构在硅堆叠连接模块处形成留空区域，所述留空区域处设置电容、测试电路、降噪电路和监控电路中的至少一种。

7.根据权利要求1-3任一所述的多裸片FPGA，其特征在于，每个FPGA裸片中的连接点引出端沿着所述第一方向和第二方向按行列结构布设，每个FPGA裸片中沿着所述第一方向布设有若干行连接点引出端，和/或，沿着所述第二方向布设有若干列连接点引出端。

8.根据权利要求7所述的多裸片FPGA，其特征在于，其中，每个FPGA裸片中沿着所述第一方向按相同的间隔均匀布设有若干行连接点引出端；或者，每个FPGA裸片中沿着所述第一方向随机布设有若干行连接点引出端。

9.根据权利要求1-3任一所述的多裸片FPGA，其特征在于，连通各个FPGA裸片的跨裸片连线在所述硅连接层内分层布置。

10.根据权利要求1-3任一所述的多裸片FPGA，其特征在于，若干个FPGA裸片根据各个FPGA裸片的形状和面积排布在所述硅连接层上。