[发明专利]一种可配置的物理层误码产生装置、芯片及设备

说明书

本发明公开了一种可配置的物理层误码产生装置、芯片及设备，物理层误码产生装置其特征在于，物理层误码产生装置位于链路接收方或链路发送方侧的物理编码子层和串并转换收发器之间，物理层误码产生装置包括配置部件和n个造错部件，配置部件用于控制造错部件的造错概率，造错部件用于对每条通道上的并行数据的每1位按照指定的概率进行翻转，造错部件的数量和物理编码子层和串并转换收发器之间通道的数量相同，每一个通道上串接有一个造错部件。本发明能够用于在无误码或误码率较小的实际通信场景中使得物理链路上能够主动产生误码，以便于网络容错功能测试。

技术领域

本发明涉及高速数字串行通信技术，具体涉及一种可配置的物理层误码产生装置、芯片及设备。

背景技术

在高速数字通信中，传统的并行传输方式已经不能满足日益增长的通信速率的需求，高速串行传输方式随之产生。在串行通信模式下，相邻两个节点之间通过高速串行差分信号进行节点之间的数字通信。发送方待发送的并行数据通过串并转换收发器（Serdes）转换成串行的数据流，并发送到物理链路上；接收方的Serdes将收到的串行数据流恢复成并行数据，送给接收部件。在很多情况下，为了提高网络链路带宽，在高速网络中通常是将多条串行差分链路（Lane）绑定，共同提供1个逻辑链路。如图1所示，从物理链路上（光纤、电缆、印刷电路板等）到来的每对差分信号经Serdes的n个通道(Serdes Lane0～Serdes Lane(n-1))进行串并转换，形成 m位宽的并行数据； n组 m位宽的数据同时送给PCS（物理编码子层，Physical Coding Sublayer），由PCS进行多路绑定、数据对齐、编解码等操作，并对上层提供 m* n位的数据宽度。在一种典型的场景下， m=64， n=4，即Serdes的串并转换宽度为1-64，此端口共有4条通道（lane）。

串行数据流在链路上传输的时候，可能由于传输频率过高、外部干扰、时钟抖动等原因，使得传输的数据流中出现错误，即链路误码。因此，在高速通信系统中，一个重要的功能部件就是链路误码处理，包括数据校验、检错和纠错、数据重传等，其目的就是为网络上层提供可靠的数据传输通路。

在通信系统的设计中，特别是高速网络通信芯片的设计中，常常为了测试链路误码处理系统的正确性，需要花费大量的资源和精力，其中最关键的是在链路上产生各种接近真实情况的误码，以覆盖绝大多数误码测试场景。

目前常用的方法有两种：模拟测试和在真实物理链路上增加干扰。模拟测试可以在链路上造成设计者预期的错误，但无法实现真实环境下错误场景，其测试覆盖率较小；在真实物理链路上增加干扰的确可以复现真实错误场景，但成本过高，不易查错，一般需要在芯片生产回来后才能进行，很难在设计阶段进行对应的测试。因此，需要一种在芯片内模拟真实物理链路误码的方法和装置，以便在设计阶段对通信系统进行各种边界和异常测试，同时在芯片生产回来后可以通过内置的误码产生装置对芯片的误码处理功能进行压力测试。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种可配置的物理层误码产生装置、芯片及设备，本发明能够用于在无误码或误码率较小的实际通信场景中使得物理链路上能够主动产生误码，以便于网络容错功能测试。

为了解决上述技术问题，本发明采用的技术方案为：