[发明专利]一种边读边写的SDRAM控制系统及控制方法

说明书

本发明公开了一种边读边写的SDRAM控制系统及控制方法，该系统的N个写数据缓存FIFO，N个读数据缓存FIFO，FIFO缓存控制模块和SDRAM时序控制模块；该系统中FIFO缓存控制模块在不断的对SDRAM时序控制模块发出针对SDRAM的初始化、读、读刷新、写和写刷新操作的指令，使得SDRAM不断的进行读写操作，但因为SDRAM在同一个时间只能进行一个操作，因此通过写数据缓存FIFO和读数据缓存FIFO不断进行数据的读取和缓存，使得从外部客户端的角度，该系统能够不间断的同步读写。

【技术领域】

本发明属于SDRAM控制器技术领域，具体涉及一种边读边写的SDRAM控制系统及控制方法。

【背景技术】

SDRAM作为随机动态存储器，能够提供大容量的存储深度和很高的读写速率，但是SDRAM相对于SRAM，FIFO等存储器件，其控制相对复杂。因此，在需要通过缓存实现数据流水的应用场景中，普遍采用FIFO。但是，当数据带宽很高的时候，在数据流水中需要的缓存深度会随之提高，而FIFO无法满足这一应用场景。并且目前的SDRAM控制器只能实现对SDRAM的单记单放操作，无法满足数据流水的需求。因此需要一种可以实现对SDRAM进行边记边放操作的SDRAM控制系统和控制方法。

【发明内容】

本发明的目的在于克服上述现有技术的缺点，提供一种边读边写的SDRAM控制系统及控制方法，以解决现有的SDRAM控制器难以对SDRAM存储器件进行边记边放的问题。

为达到上述目的，本发明采用以下技术方案予以实现：

一种边读边写的SDRAM控制系统，包括：

写数据缓存FIFO，用于持续性的缓存写入至SDRAM的数据；

读数据缓存FIFO，用于持续性的缓存从SDRAM读出的数据；

FIFO缓存控制模块，用于从写数据缓存FIFO中读取数据，将数据写入SDRAM时序控制模块，同时从SDRAM时序控制模块中读出数据写入至读数据缓存FIFO中；同时向SDRAM时序控制模块输出对SDRAM的控制命令；所述控制命令为对SDRAM循环的进行读、读刷新、写和写刷新操作；

SDRAM时序控制模块，用于将FIFO缓存控制模块输出控制命令转换为SDRAM能够识别的命令；将从FIFO缓存控制模块中写入的数据转换并输入至SDRAM中，将从SDRAM读出的数据转换并输入至FIFO缓存控制模块中；

所述SDRAM控制系统包括N个写数据缓存FIFO和N个读数据缓存FIFO，N为≥3的自然数。

本发明的进一步改进在于：

优选的，FIFO缓存控制模块包括写缓存FIFO仲裁状态机、读缓存FIFO仲裁状态机和SDRAM总线分时复用控制状态机；

写缓存FIFO仲裁状态机，用于确定写入数据的写数据缓存FIFO；

读缓存FIFO仲裁状态机，用于确定读出数据的读数据缓存FIFO；

SDRAM总线分时复用控制状态机，用于发出对SDRAM的控制指令。

优选的，所述写数据FIFO缓存的深度为1024，半满值为512；FIFO缓存控制模块将写数据缓存FIFO中的数据写入至对应的bank，每一个写数据缓存FIFO有各自对应的bank。

优选的，SDRAM时序控制模块中设置有SDRAM时序控制状态机，所述SDRAM时序控制状态机用于将FIFO缓存控制模块中发出的数据、地址、以及命令，转化为SDRAM要求的时序和控制信号；同时将SDRAM读出的数据转换后输入至FIFO缓存控制模块中。

一种基于上述任意一项控制系统的边读边写的SDRAM控制方法，

对SDRAM发出上电初始化指令；