[发明专利]一种用于哈希算法的可重构硬件及运行方法

说明书

本发明提供一种用于哈希算法的可重构硬件及运行方法，所述硬件包括：状态控制器、运算单元、多个选择器和状态寄存器，其中运算单元用于执行哈希计算流程；运算单元中嵌入多个选择器，用于选择运算流程中的各运算步骤的输入参数；所述运算单元将哈希计算流程的运算结果输出至所述状态寄存器进行保存；所述状态控制器控制运算单元、各选择器和状态寄存器的运行状态。本发明可以仅使用一个可重构计算单元就可以完成哈希算法的条带和剩余数据的“乘‑加‑移位‑乘”计算，降低了硬件成本。

技术领域

本发明属于哈希计算技术领域，具体涉及一种用于哈希算法的可重构硬件机运行方法。

背景技术

哈希算法即利用输入数据进行哈希计算得到哈希值，将数据和其对应的哈希值经过网路传输之后，在接收方利用相同的哈希函数重新计算，并比对接收到的哈希值和重新计算到的哈希值，从而判断数据完整性。其广泛应用于信息加密、数据校验、负载均衡等领域。

哈希算法通常利用平台软件完成运算。在嵌入式移动计算领域，软件计算哈希算法有可能无法满足系统性能和其他指标要求。特别是对超低功耗、高吞吐率、数据安全有严格要求的系统，哈希算法的硬件实现和硬件优化具有很高的实际应用需求。现有的非可重构硬件在执行哈希算法运算时，需要4个条带数据计算单元、2个剩余数据计算单元，总共12个乘法器+6个加法器+6个移位器。这样的实现方式会消耗较多的硬件资源，硬件成本较高。

发明内容

针对现有技术的上述不足，本发明提供一种用于哈希算法的可重构硬件，以解决上述技术问题。

本申请实施例提供一种用于哈希算法的可重构硬件，包括：

状态控制器、运算单元、多个选择器和状态寄存器，其中运算单元用于执行哈希计算流程；运算单元中嵌入多个选择器，用于选择运算流程中的各运算步骤的输入参数；所述运算单元将哈希计算流程的运算结果输出至所述状态寄存器进行保存；所述状态控制器控制运算单元、各选择器和状态寄存器的运行状态。

进一步的，所述用于哈希算法的可重构硬件还包括：

所述运算单元包括第一乘法器、加法器、循环左移器和第二乘法器，所述多个选择器包括第一选择器、第二选择器、第三选择器和第四选择器；所述状态控制器分别与第二选择器、第三选择器、循环左移器、第四选择器和状态寄存器电连接；所述第一选择器的输入端分别连接数据输入端和状态寄存器；第二选择器的输出端和所述第一选择器的输出端均连接乘法器输入端；第三选择器的输出端和乘法器的输出端均连接加法器的输入端；第三选择器的输入端分别连接初始化参数通道和状态寄存器；加法器的输出端连接循环左移器的输入端；循环左移器的输出端和第四选择器均连接第二乘法器的输入端；第二乘法器的输出端分别连接输出数据端和状态寄存器。

进一步的，所述第二选择器的可选参数包括PRIME32_2＝0x85EBCA77U、PRIME32_3＝0xC2B2AE3DU、PRIME32_5＝0x165667B1U和常数1；所述第四选择器的的可选参数包括PRIME32_1＝0x9E3779B1U、PRIME32_4＝0x27D4EB2FU和常数1。

进一步的，所述状态寄存器包括四个寄存块，所述四个寄存块分别存储四个数据通道的运算结果。

本发明还提供一种用于哈希算法的可重构硬件的运行方法，所述方法包括：

所述状态控制器实时监控有效输入数据的总字节长度，并根据所述总字节长度选择计算模式，所述计算模式包括条带数据处理模式、通道汇聚累加模式、第一剩余数据处理模式和第二剩余数据处理模式；

所述状态控制器通过控制选择器切换输出参数，将计算模式设定为选择的目标计算模式；

所述状态控制器根据所述目标计算模式设置循环位移器的位移参数并控制所述运算单元在所述目标计算模式下执行对输入数据的运算。