[发明专利]时钟产生电路和多相开关电路

权利要求书

1.一种时钟产生电路，其特征在于：产生Mmax路时钟，包括Mmax个延时电路和延时锁定环，第k延时电路包括：

第一端：接收第k时钟；

第二端：根据第一端的第k时钟，产生第k+1时钟；

第三端：接收所述延时锁定环的输出电压，调节时钟输出信号相对于时钟输入信号的延时；

所述延时锁定环接收所述第一时钟到所述第M+1时钟，通过调节所述延时电路的时钟输出信号相对于时钟输入信号的延时，使得第M+1时钟和下一个第一时钟接近；

其中，Mmax为大于等于2的自然数，M为小于等于Mmax的自然数，k为1～M的自然数。

2.根据权利要求1所述的时钟电路，其特征在于：当第k时钟有效时，触发使能第M+1时钟和下一个第一时钟的先后时序比较。

3.根据权利要求2所述的时钟电路，其特征在于：当M为偶数时，第(M+2)/2时钟为中间时钟；当M为奇数时，第(M+1)/2时钟为中间时钟；当所述中间时钟有效时，触发使能第M+1时钟和下一个第一时钟的先后时序比较。

4.根据权利要求3所述的时钟电路，其特征在于：所述延时锁定环包括逻辑电路，所述逻辑电路接收所述第一时钟、所述第M+1时钟和所述中间时钟，所述中间时钟触发使能所述逻辑电路对所述第M+1时钟和下一个第一时钟的先后时序比较；所述逻辑电路通过调节给所述延时电路的电流，从而使得第M+1时钟和下一个第一时钟接近。

5.根据权利要求4所述的时钟电路，其特征在于：所述延时锁定环包括第一选择电路和第二选择电路；所述第一选择电路接收第二时钟到第Mmax时钟，还接收M数值，输出中间时钟；所述第二选择电路接收第二时钟到第Mmax+1时钟，还接收M数值，输出第M+1时钟。

6.根据权利要求1所述的时钟电路，其特征在于：当第一时钟的频率由低到高跳变时，所述延时锁定环调节所述延时电路的时钟输出信号相对于时钟输入信号的延时重置到最小值，再调节到稳态。

7.一种多相开关电路，其特征在于：采用如权利要求1～6任意一项所述的时钟产生电路，所述M路时钟分别为多相开关电路的时钟信号。