[发明专利]一种MOS器件结构用双层外延的制备方法

说明书

本发明涉及一种MOS器件结构用双层外延的制备方法，向硅外延炉反应腔体内通入氯化氢气体；将主工艺氢气携带气态三氯氢硅进入硅外延炉反应腔体；向反应腔体内基座上装入硅衬底片；通入主工艺氢气对反应腔体进行吹扫；主工艺氢气携带气态三氯氢硅进入反应腔体；稀释氢气携带磷烷气体组成混合气；进行第一层硅外延层的生长；通入主工艺氢气对硅外延炉反应腔体进行吹扫；进行第二层硅外延层的生长；第二层硅外延层生长完成，降温后从基座上取出；所制硅外延层的总厚度5点均值为20.5~21.5µm，第二层硅外延层的电阻率5点均值为27~29Ω·cm。本发明实现了对双层外延的总体厚度和电阻率均匀性的控制。

技术领域

本发明涉及一种半导体外延材料的制备技术领域，尤其涉及一种MOS器件结构用双层外延的制备方法。

背景技术

MOS器件以高的击穿电压和低的正向导通压降为目的。传统的平面式MOS器件结构基于的单层硅外延片，由低阻硅衬底片与高阻硅外延层两部分组成。为保证MOS器件高击穿电压的要求，需要采用厚层高阻的硅外延层，但随之带来导通压降的提高，因此传统上MOS的击穿电压与正向导通压降存在显著矛盾，即如果击穿电压提高，则导通压降亦随之变大。因此导通压降受击穿电压的限制而存在一个极限。近年来为进一步使高压MOS器件的导通压降继续下降，尤其是保证高压600V以上的MOS器件的设计要求，需要开发双层结构乃至多次外延结构，并且配合后续的注入技术实现导通电阻的下降。但是生长双层乃至多次外延，累积工艺叠加后的硅外延层厚度均匀性、电阻率均匀性难以保证，通常控制在2%~3%的水平，尤其采用重掺As硅衬底片(电阻率0.004 Ω·cm)，进一步加大硅衬底片和硅外延层的掺杂浓度极差，导致自掺杂和固态外扩散效应更为严重，影响硅外延层电阻率及其均匀性的控制，导致电阻率不均匀性变差到5%的水平，远低于2%的技术规格要求。

发明内容

本发明的目的是克服现有MOS器件所用双层外延在长时间生长过程中的片内厚度分布和电阻率分布一致性难以控制的问题，通过主氢气流量、反应腔体内温度、掺杂流量的分配，获得一种MOS器件结构用双层外延的制备方法，显著改善了双层外延后的厚度分布和电阻率分布的一致性。

本发明采取的技术方案是，一种MOS器件结构用双层外延的制备方法，其特征在于，包括如下步骤：

（1）硅外延炉反应腔体内通入氯化氢气体，氯化氢气体流量设定为18~20 L/min，在高温下对硅外延炉反应腔体内的基座上的残余沉积物质进行刻蚀，反应温度设定为1160~1180 ℃，刻蚀时间设定为130~140 sec；

（2）将主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅流量设定为13.5~14.0 L/min，沉积在基座上的时间设定为15~20 sec；

（3）向反应腔体内基座上装入硅衬底片，升温至1160 ℃，对硅衬底片表面烘焙1~2min后将温度降低至1120~1125 ℃；

（4）通入主工艺氢气对反应腔体进行吹扫，主工艺氢气流量为75~95 L/min，吹扫时间设定为25~30 sec；

（5）主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为9.0~10.0 L/min，三氯氢硅在管路内的排空时间设定为25~30 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为18~24 L/min，三氯氢硅在硅外延炉反应腔体内的沉积时间设定为50~60 sec，基座转速设定为32~36 r/min；

（6）稀释氢气携带磷烷气体组成混合气，通入硅外延炉反应腔体，稀释氢气流量设定为20 L/min，磷烷气体的规格为50 ppm，磷烷气体占比混合气设定为15%，管路排空时间设定为30~45 sec；