[发明专利]一种多PLL并联输出时钟同步系统及其工作方法

说明书

本发明提供一种用于多PLL并联输出时钟同步系统及其工作方法。步骤1：电路完成锁相达到稳定状态后，所有VCO时钟信号Fsubgt;V1/subgt;～Fsubgt;VN/subgt;的工作频率相同；步骤2：对所有PPL内部的分频器进行配置，使得每个PLL的第一通道的输出时钟频率与输入时钟Fsubgt;i/subgt;的频率相同，并从多路选择器中为每个PLL选择第一通道的输出时钟作为反馈时钟进行锁相；步骤3：等待所有PLL完成锁相达到稳定状态时，将每个PLL内部的输出分频器1配置为不受SYNC影响；步骤4：在SYNC的输入路径上，加入一个采样器电路；步骤5：SYNC发出有效脉冲，经过PLL的同步后，实现边沿同步。本发明实现经过外部SYNC作用后，所有输出时钟在同一时刻由无效电平变为有效电平。

技术领域

本发明属于数字电路的技术领域；具体涉及一种多PLL并联输出时钟同步系统及其工作方法。

背景技术

时钟锁相环(Phase Locked Loop,PLL)在现代电子系统中具有重要的作用。在数字集成电路中，经常使用PLL来合成芯片所需要的不同频率的时钟信号。PLL通常由鉴相器(Phase Detector，PD)、环路滤波器(Loop Filte，LF)、压控振荡器(Voltage ControlledOscillator，VCO)三部分组成前向通路，由分频器组成频率相位的反馈通路。压控振荡器后可连接N个不同的分频器，以实现N路不同频率的时钟输出，解决多PLL并联输出时钟不同步的问题。

发明内容

本发明提供一种多PLL并联输出时钟同步系统及其工作方法，实现经过外部同步脉冲SYNC作用后，所有输出时钟在同一时刻由无效电平变为有效电平，解决多PLL并联输出时钟不同步的问题。

本发明通过以下技术方案实现：

一种多PLL并联输出时钟同步系统，其特征在于，所述系统包括多路缓冲器Ⅰ和N个时钟锁相环PLL，所述多路缓冲器Ⅰ接收输入时钟信号F_i、并将时钟信号F_i分别传输至N个并联的时钟锁相环PLL，每个时钟锁相环PLL输出M个时钟信号；

一个所述时钟锁相环PLL包括鉴相器、环路滤波器、反馈分频器、压控振荡器、多路选择器、多路缓冲器Ⅱ和多个分频器，所述鉴相器接收输入时钟信号F_i及参考时钟F_R，所述鉴相器输出电压信号V_p至环路滤波器，所述环路滤波器输出电压信号V_F至压控振荡器，所述压控振荡器输出时钟信号F_V至多路缓冲器Ⅱ，所述多路缓冲器Ⅱ输出时钟信号F_V至多个分频器，每个所述分频器输出时钟F_X，多个所述输出时钟F_X传输至多路选择器，所述多路选择器输出反馈时钟F_B至反馈分频器，所述反馈分频器输出参考时钟F_R；

所述N个并联的时钟锁相环PLL接收同步脉冲SYNC的脉冲信号，所述同步脉冲SYNC的脉冲信号经过采样器分别传输至分频器。

一种用于多PLL并联输出时钟同步系统的方法，所述方法包括以下步骤，

步骤1：电路完成锁相达到稳定状态后，所有压控振荡器输出时钟信号F_V1～F_VN的工作频率相同；

步骤2：对所有时钟锁相环PLL内部的分频器进行配置，使得每个时钟锁相环PLL的第一通道的输出时钟频率与输入时钟F_i的频率相同，并从多路选择器中为每个时钟锁相环PLL选择第一通道的输出时钟作为反馈时钟进行锁相；

步骤3：等待所有时钟锁相环PLL完成锁相达到稳定状态时，将每个时钟锁相环PLL内部的输出分频器1配置为不受同步脉冲SYNC影响；

步骤4：在每个时钟锁相环PLL中同步脉冲SYNC的输入路径上，加入一个采样器电路；