[发明专利]SRAM型FPGA单粒子翻转纠错方法及单粒子翻转纠错电路

说明书

本申请公开了SRAM型FPGA单粒子翻转纠错方法及单粒子翻转纠错电路、电子设备、计算机存储介质，该方法包括：S1：启动单粒子翻转纠错电路；S2：获取配置帧地址；S3：根据所述配置帧地址从配置存储单元中读取所述配置数据帧；S4：对所述配置数据帧进行错误校验和定位；若未发现错误数据位，则执行S5；若发现单个错误数据位，则将所述配置数据帧纠错后写回至所述配置存储单元；S5：判断所述配置帧地址是否为最大帧地址；是则执行S2；否则执行S6；S6：产生下一个配置帧地址，并执行S2。回读配置数据帧的数据位，并同步进行纠错和回写，由此纠错过程在配置数据帧回写的时候同步完成，不需要缓存数据，因此不需要额外的资源来存放回读的配置存储单元数据。

技术领域

本申请涉及集成电路设计的技术领域，尤其涉及SRAM型FPGA单粒子翻转纠错方法及单粒子翻转纠错电路、电子设备、计算机存储介质。

背景技术

单粒子翻转(SEU,Single Event Upset)是由于空间粒子辐射而导致存储单元发生位翻转(即内容由0变成1，或由1变成0)。SEU效应是瞬态的、非破坏性的，但是它可能会改变微电子电路的RAM(Random AccesSMemory，随机访问存储器)构型，对可编程电子硬件所执行的功能产生不利影响。

现代民机飞控、航电等系统高度复杂，其大量采用了基于RAM的复杂电子设备，例如微处理器，现场可编程门阵列(Field Programmable Gate Arrays，FPGA)等。目前在民机机载设备的研制过程中，得到了广泛应用的芯片主要包括专用集成电路器件ASIC(Application Specific Integrated Circuit，专用集成电路)和FPGA。ASIC芯片能够实现高密度、小体积和低功耗，但ASIC制片成本和风险较高，欠缺灵活性。ASIC虽然也对SEU敏感，但相对来说具有较好的抗SEU特性。随着电子工业的飞速发展，FPGA由于兼顾高性能及灵活性，在数字系统设计及ASIC原型前端设计中得到广泛的应用。

FPGA的主流技术有基于反熔丝、基于SRAM和基于Flash三种。相对于反熔丝和基于FLASH的FPGA，SRAM型FPGA抗辐射能力存在不足，但是其强大的性能优势和设计灵活性对飞控和航电应用仍具有巨大吸引力。目前占据市场份额最大的两家FPGA厂商的绝大部分产品都是基于SRAM的，欧美等国家的航空航天机构也把SRAM型FPGA作为核心电子元器件。

由于SRAM型FPGA对于SEU效应敏感，在民机系统和设备设计时，为将SEU带来的安全性影响减缓到最小，可针对SEU效应敏感的器件，采用三模冗余(Triple ModuleRedundancy,TMR)、纠错码(Error Correction Code,ECC)和擦洗(Scrubbing)这几种常见的SEU减缓措施。三模冗余技术纠错速度快，但缺点是附加硬件资源多，不适用与大规模SRAM型FPGA SEU减缓加固。而擦洗本质上不能解决SEU效应带来的问题，仅提供一定程度的减缓。

纠错码是一种针对SEU常见的减缓方法，可使用特定的编码和解码规则，校验和纠正存储器中的故障。纠错码的基本原理是在信息编码序列上附加冗余编码，然后进行存储和传输，这些冗余编码与信息编码之间存在某种确定的相互关联。接收方可以通过校验冗余编码与信息编码之间的关联，发现是否受到SEU影响，继而实现故障隔离或者利用编码算法将其纠正。

FPGA的ECC编码目的，是为了在读取存储单元的内容时，能够发现差错并将其纠正。一般采用既能检错又能纠错的编码方法，如循环冗余校验(Cyclic Redundancy Check，CRC)、海明码(Hamming Code)等。

目前有的FPGA厂商在其部分器件内实现了内嵌单粒子翻转纠错电路，用于减缓SEU效应，不足是需要使用FPGA芯片内的Block RAM资源来存放回读的配置存储单元数据，占用了额外的资源。

发明内容