[发明专利]一种大规模采集阵列的同步系统

权利要求书

1.一种大规模采集阵列的同步系统，其特征在于，包括同步信号分发设备、多个采集设备、多个采集设备子卡、多个采集器；

所述同步信号分发设备通过其内部配置的时钟和同步信号分发模块向采集设备分发N路时钟信号和N路同步信号；

所述采集设备通过其内部配置的同步信号分发模块向采集设备子卡分发M路时钟信号和M路同步信号；

所述采集设备子卡通过其内部配置的同步信号分发模块向采集器分发L路时钟信号和L路同步信号；

其中，所述采集设备子卡内部设置有同步信号自动对齐模块，所述同步信号自动对齐模块采用FPGA实现，且所述同步信号自动对齐模块包括采集数据处理模块、第一同步控制模块和第二同步控制模块；所述同步信号自动对齐模块有两种工作模式，具体如下：

工作模式一：时钟信号和同步信号依次经过采集数据处理模块、第一同步控制模块后发送至采集器；即，所述第一同步控制模块不断改变同步信号的延迟量，并获取所述采集器提供的反馈，对所述采集器提供的所有反馈进行综合分析并选择一个最佳延迟量，在得出最佳延迟量后向所述采集器发送同步信号来使所述采集器同步；

其中，所述第一同步控制模块基于FPGA器件的ODELAY完成同步信号的调整，调整的过程由集成在FPGA内部的嵌入式软件FPGA_PS_SDK控制；上电初期同步信号分发设备不断发送周期性的脉冲信号，在此期间SDK调用函数get_syncTap()模块获取最佳TAP值，其中TAP值即为延迟量；当所述采集器采用AD9684芯片时，函数get_syncTap()模块通过写寄存器的方式不断触发AD9684进行同步操作，并回读每次操作的状态寄存器；具体如下：

第一、函数get_syncTap()模块自动判断ODELAY的TAP值；

第二、并对每个TAP值进行N次判断，其中判断次数N值可适应配置；

第三、函数get_syncTap()模块每次判断TAP值时，函数get_syncTap()模块为TAP值分配一个权重值，权重值的含义为可用度，权重值越大可用度越高，根据可用度返回一个最优的TAP值；其中，

根据函数get_syncTap()模块读取到的TAP值历史数据以及TAP值的特性，制定一个与TAP值历史数据对应的权重值对照表，使得函数get_syncTap()模块所能读取到的TAP值都能在所述权重值对照表找到对应的权重值；然后，函数get_syncTap()模块根据与TAP对应的权重值来判断该TAP值是否为最优TAP值；

工作模式二：时钟信号和同步信号依次经过采集数据处理模块、第二同步控制模块后发送至采集器；即，所述第二同步控制模块基于FPGA器件的IDELAY完成同步信号的调整，上电初期同步信号分发设备不断发送周期性的脉冲信号，在此期间通过FPGA器件的ex_trig_tap模块和ex_trig_chk模块获取最佳TAP值；

其中，ex_trig_tap模块周期性控制改变IDELAY的TAP值，ex_trig_chk模块不断检测当前TAP的测试结果；同时ex_trig_tap模块记录当前TAP值的测试结果，结果只有PASS和FAIL两种可能；

ex_trig_tap模块会自动分析32个TAP的测试结果，并输出一个最优的TAP值；

ex_trig_chk模块判断流程如下所示：

步骤1、复位ex_trig_chk模块的两个判决计数器；

步骤2、等待N个时钟信号；

步骤3、等待期间两个判决计数器是否固定，若是，则本次判决PASS并记录本次判决结果，若否，则本次判决FALL并记录本次判决结果；

步骤4、修改TAP次数是否达到32次，若否，则返回步骤1，若是，则认定至少连续Z个PASS为一个有效段，获取有效段个数X，以及每个有效段长度Y及开始点和结束点；

步骤5、判断最长有效段长度是否大于配置值，若是，则根据有效段开始和结束的位置取中间值并退出本次流程，若否，则上报硬件错误并退出本次流程；

所述同步信号自动对齐模块还用于同步信号对齐检验，所述同步信号对齐检验的步骤流程具体如下：

S1：将所述工作模式一作为常用工作模式，所述工作模式二作为检验工作模式，设定所述常用工作模式的最优TAP值与所述检验工作模式的最优TAP值之间的误差阈值范围，所述误差阈值范围可适应设置；

S2：设置一个检验等待时间段，每过一段所述检验等待时间段就启动同步信号对齐检验，即进入步骤S3，所述检验等待时间段可适应设置；

S3：获取所述常用工作模式的最优TAP值和检验工作模式的最优TAP值，并得出二者之间的最优TAP差值，将所述最优TAP差值与所述误差阈值范围进行比较判断，若所述最优TAP差值在所述误差阈值范围，则同步信号对齐检验结果为合格，否则，则同步信号对齐检验结果为不合格并向所述采集设备反馈检验结果。