[发明专利]一种基于二维材料的电荷俘获存储器及其制备方法

说明书

本发明公开了一种基于二维材料的电荷俘获存储器及其制备方法，其中存储器包括：自下而上依次设置的硅衬底、隧穿层、电荷俘获层、阻挡层、沟道层、控制电极；其中，隧穿层和阻挡层均为氧化铝材料，电荷俘获层为掺杂的氧化铪薄膜，沟道层为二硫化钼材料。本发明采用掺杂的氧化铪材料作为电荷俘获层，可以有效提高电荷俘获效率，有助于在低电压下获得足够大的存储窗口；采用二维材料作为沟道层，能够提高器件性能。

技术领域

本发明涉及微纳加工技术及存储技术领域，具体涉及一种基于二维材料的电荷俘获存储器及其制备方法。

背景技术

随着信息社会的不断发展，尤其是智能手机、大数据等技术的进步，人们对于大容量存储设备的需求与日俱增，随着半导体工艺的不断发展，芯片单位面积上存储器件的数量不断增加，传统存储器结构越来越难以满足尺寸等比例微缩的进行。闪存一种常用的非易失性移动存储设备，具有存取快速、无噪音、发热少等特点，应用在数码相机、掌上电脑、智能手机等小型数码产品中作为存储介质。

传统的闪存器件采用浮栅存储结构的器件，它的缺陷是需要一种特殊的结构来提升电压来满足它对较高的编程电压的要求，为了器件读写速率和保留特性的权衡，浮栅存储所使用的二氧化硅隧穿层的理想厚度为9nm-11nm，无法满足尺寸等比例微缩的推进。为了支持技术节点的前进，电荷俘获型存储器被提出，它采用电介质材料作为电荷俘获层取代多晶硅浮栅，避免了电荷的一次性泄露，同时，可以引入高k(高介电常数)材料作为隧穿层和阻挡层，在满足性能要求的基础上，将器件尺寸进一步减薄。但是器件减薄超过一定程度后会带来发热、漏电等问题，严重降低存储器件的性能。因而，开发在低电压下具有优秀存储性能的器件至关重要。

发明内容

针对上述已有技术存在的不足，本发明提供一种基于二维材料的电荷俘获存储器及其制备方法，以获得低工作电压下良好的存储性能。

本发明是通过以下技术方案实现的。

一种基于二维材料的电荷俘获存储器，其特征在于，所述存储器包括：自下而上依次设置的硅衬底(1)、隧穿层(2)、电荷俘获层(3)、阻挡层(4)、沟道层(5)、控制电极(6)；所述隧穿层(2)和阻挡层(4)均为氧化铝材料，所述电荷俘获层(3)为掺杂的氧化铪薄膜，所述沟道层(5)为二硫化钼材料。

进一步地，所述电荷俘获层(3)为掺杂的氧化铪薄膜，掺杂的元素为锆、钛、镝、钆、镱中的一种或几种混合物。

一种基于上述的电荷俘获存储器的制备方法，其特征在于，所述方法包括以下步骤：

步骤(一)：在硅衬底(1)顶部生长一层氧化铝材料作为隧穿层(2)；

步骤(二)：在隧穿层(2)顶部沉积一层掺杂的氧化铪薄膜作为电荷俘获层(3)；

步骤(三)：在电荷俘获层(3)上生长氧化铝材料作为阻挡层(4)；

步骤(四)：在阻挡层(4)顶部覆盖二硫化钼材料作为沟道层(5)；

步骤(五)：在沟道层(5)上形成控制电极(6)。

进一步地，所述步骤(一)中生长氧化铝材料作为隧穿层(2)的方法为原子层沉积；所述隧穿层(2)的厚度为3nm-6nm。

进一步地，所述步骤(二)中沉积一层掺杂的氧化铪薄膜作为电荷俘获层(3)的方法为原子层沉积，所述电荷俘获层(3)的厚度为15nm-20nm。

进一步地，所述步骤(二)中掺杂的元素为锆、钛、镝、钆、镱中的一种或几种混合物。

进一步地，所述步骤(三)中生长氧化铝材料作为阻挡层(4)的制备方法为原子层沉积，所述阻挡层(4)厚度为8nm-12nm。