[发明专利]具有三维结构的半导体存储器装置及其制造方法

权利要求书

1.一种半导体存储器装置，该半导体存储器装置包括：

层叠物，该层叠物设置在第一基板上方；

蚀刻屏障，该蚀刻屏障包括穿过所述层叠物并围绕联接区域的多个虚设沟道；以及

多个沟道，所述多个沟道在所述联接区域外部的单元区域中穿过所述层叠物，

其中，所述层叠物包括在所述联接区域内部交替地层叠的多个第一介电层和多个第二介电层，并且包括在所述联接区域外部交替地层叠的多个所述第一介电层和多个电极层。

2.根据权利要求1所述的半导体存储器装置，其中，在俯视图中，所述多个虚设沟道中的每一个的面积与所述多个沟道中的每一个的面积相同。

3.根据权利要求1所述的半导体存储器装置，其中，所述多个沟道和所述多个虚设沟道中的每一个包括：

沟道层，该沟道层设置在形成在所述层叠物中并穿过所述层叠物的孔中；以及

栅极介电层，该栅极介电层围绕所述沟道层的外壁。

4.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：

接触插塞，该接触插塞在所述联接区域中穿过所述层叠物。

5.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：

逻辑结构，该逻辑结构设置在所述第一基板与所述第一基板下方的第二基板之间，并且包括逻辑电路；以及

接触插塞，该接触插塞在所述联接区域中穿过所述层叠物和所述第一基板，并且与所述逻辑电路联接。

6.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：

多条位线，所述多条位线设置在所述层叠物上方，并且通过多个位线触点联接到所述多个沟道；

第一焊盘，该第一焊盘设置在所述多条位线上方，并且联接到所述电极层和所述多条位线之一；

外部焊盘，该外部焊盘设置在所述第一基板的底表面上方，所述第一基板的底表面与所述第一基板的上方设置有所述层叠物的顶表面背离；

接触插塞，该接触插塞通过在所述联接区域中穿过所述层叠物和所述第一基板来联接所述第一焊盘和所述外部焊盘；以及

逻辑结构，该逻辑结构包括设置在第二基板上方的逻辑电路以及与所述逻辑电路联接并结合到所述第一焊盘的第二焊盘。

7.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：

多条位线，所述多条位线设置在所述层叠物上方，在与第一方向交叉的第二方向上延伸，并且通过多个位线触点联接到所述多个沟道，

其中，所述单元区域包括设置在所述第一方向上的第一单元区域和第二单元区域，并且所述联接区域设置在所述第一单元区域和所述第二单元区域之间。

8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：

多条位线，所述多条位线设置在所述层叠物上方，在与第一方向交叉的第二方向上延伸，并且通过多个位线触点联接到所述多个沟道，

其中，所述单元区域包括设置在所述第二方向上的第一单元区域和第二单元区域，并且所述联接区域设置在所述第一单元区域和所述第二单元区域之间。

9.一种半导体存储器装置，该半导体存储器装置包括：

层叠物，该层叠物设置在限定有单元区域和联接区域的第一基板上方；

多个沟道，所述多个沟道在所述单元区域中穿过所述层叠物；以及

多个虚设沟道，所述多个虚设沟道在所述联接区域的周边穿过所述层叠物，

其中，多个所述虚设沟道之间的间隔小于多个所述沟道之间的间隔，并且

其中，所述层叠物包括：

层叠在所述第一基板上方以彼此分离的多个第一介电层；

在所述联接区域内部与所述第一介电层交替地层叠的多个第二介电层；以及

在所述联接区域外部与所述第一介电层交替地层叠的多个电极层。