[发明专利]一种3D NAND存储器件的制造方法

说明书

本申请提供一种3D NAND存储器件的制造方法，可以形成刻蚀选择比不均匀的刻蚀掩膜层，刻蚀掩膜层顶部具有更高的刻蚀选择比，因此刻蚀掩膜层在图案化的过程中，对掩膜图形的上部开口尺寸进行了限制，避免掩膜图形的上部开口被错误的扩大导致的掩膜图形不够准确的问题。之后，可以以刻蚀掩膜层为掩蔽，刻蚀形成贯穿至导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔，由于第二掩膜层具有较高的刻蚀选择比，导电层接触图形和/或台阶接触图形更不易受损而变形，因此提高了接触孔的工艺质量，进而提高器件的工艺质量。

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件的制造方法。

背景技术

NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。

平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心存储区、边缘区域为台阶结构，核心存储区用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触引出，从而实现堆叠式的3D NAND存储器件。

在形成核心存储区的存储单元串以及台阶结构中的台阶结构后，可以覆盖介质层，并在介质层中刻蚀形成贯穿至存储单元串的导电层的导电层接触孔以及贯穿至台阶结构的台阶接触孔，在台阶接触孔和导电层接触孔中填充导电材料作为引出线，从而实现器件的保护，以及存储单元串和台阶处栅线的引出。台阶接触孔和导电层接触孔的工艺质量，往往会影响引出线的形状，严重时会导致不同引出线之间错误接触，影响器件性能。因此在3D NAND器件的制造过程中，如何有效控制导电层接触孔以及台阶接触孔的工艺质量，是3DNAND存储器件发展中研究重点。

发明内容

有鉴于此，本申请的目的在于提供一种3D NAND存储器件的制造方法，有效控制工艺质量，保证器件性能。

为实现上述目的，本申请有如下技术方案：

一种3D NAND存储器件的制造方法，包括：

提供衬底，所述衬底上形成有绝缘层和栅极层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述堆叠层上设置有介质层；

在所述介质层上形成刻蚀掩膜层，所述刻蚀掩膜层的顶部具有更高的刻蚀选择比；

对所述刻蚀掩膜层进行图案化，以形成位于台阶区的台阶接触图形和/或位于核心存储区的导电层接触图形；

以所述刻蚀掩膜层为掩蔽，刻蚀形成贯穿至所述导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔。

可选的，所述刻蚀掩膜层的材料为无定型碳，掺杂元素为氢，所述刻蚀掩膜层的顶部具有更低的掺杂浓度。

可选的，所述刻蚀掩膜层包括第一掩膜层和所述第一掩膜层之上的第二掩膜层，所述第一掩膜层和所述第二掩膜层分别具有均匀的掺杂浓度，且所述第一掩膜层的掺杂浓度高于所述第二掩膜层的掺杂浓度。

可选的，所述第一掩膜层的厚度占所述第一掩膜层和所述第二掩膜层的厚度之和的70％-97％。

可选的，所述台阶接触图形较所述导电层接触图形具有更大的尺寸。

可选的，所述以所述刻蚀掩膜层为掩蔽，刻蚀形成贯穿至所述导电层的导电层接触孔和/或贯穿至台阶结构的台阶接触孔，包括：

以所述刻蚀掩膜层为掩蔽，对所述第二介质层进行刻蚀，以在所述第二介质层中形成导电层接触孔以及台阶接触开口；