[发明专利]具有高度领先分支预测器的微处理器

说明书

具有高度领先分支预测器的微处理器。所采用的分支预测器耦接一指令高速缓存，为N级流水线架构，建构来进行分支预测，以控制该指令高速缓存的取指。该分支预测器为一指令地址单位、以及接续该指令地址单位的(N‑2)个接续指令地址单位，并行地进行(N‑1)笔分支预测，以领先该指令地址单位的分支预测。该分支预测器将预测用的参考信息储存在至少一存储器，且并行查找所述存储器，实现所述(N‑1)笔分支预测。

技术领域

本案关于微处理器的分支预测器。

背景技术

流水线架构的微处理器(pipelined microprocessor)中，一般会以数字电路实现分支预测器(branch predictor)，预测分支指令(例如，’if-then-else’条件分支指令、’call’呼叫指令、’return’返还指令、以及’jump’无条件分支指令)的跳转。分支预测器有效加速指令提取，显著影响微处理器的效能。

然而，流水线架构下，分支预测器需要耗费一定的时钟周期才能得到分支预测结果，即是否跳转(taken or not-taken)及跳转地址，然而在得到该分支预测结果之前，接续的指令地址已经陆续进入分支预测器的流水线架构运作，可能无意义地为不会执行到的指令地址运作，产生延宕。

发明内容

本案提出一种高度领先的分支预测技术，并行为一指令地址单位、以及其接续指令地址单位进行分支预测。通过超前进行分支预测，无意义的分支预测被有效排除，延宕问题得以解决。

根据本案一种实施方式实现的一微处理器包括一指令高速缓存以及一分支预测器。该分支预测器耦接该指令高速缓存，为N级流水线架构，建构来进行分支预测，以控制该指令高速缓存的取指，N为自然数。该分支预测器为一指令地址单位、以及接续该指令地址单位的(N-2)个接续指令地址单位，并行地进行(N-1)笔分支预测，以领先该指令地址单位的分支预测。该分支预测器将预测用的参考信息储存在至少一存储器，且并行查找所述存储器，实现所述(N-1)笔分支预测。

一种实施方式中，该分支预测器包括一第一存储器、(N-1)套分支逻辑电路、以及一第一多路复用器。该第一存储器作为分支目标地址高速缓存，为该指令地址单位、以及所述(N-2)个接续指令地址单位，并行地提供(N-1)笔目标地址信息。所述(N-1)笔目标地址信息经所述(N-1)套分支逻辑电路处理后，预测出的跳转地址单位由该第一多路复用器输出。

一种实施方式中，该第一存储器包括至少(N-1)个存储体，每个存储体所对应的指令地址单位的低比特数值与其它存储体不同。所述(N-1)笔目标地址信息分别储存在所述存储体中，供并行查找。

一种实施方式中，该第一存储器具有(N-1)个输入端口，可并行地接收该指令地址单位以及所述(N-2)个接续指令地址单位，以对应进行并行查找。

一种实施方式中，该分支预测器包括一第二存储器，储存一分支历史表格，其由该指令地址单位、以及所述(N-2)个接续指令地址单位，与各自相应的历史记录进行一运算后的运算结果来索引，提供预测分支方向，以控制所述(N-1)套分支逻辑电路。

一种实施方式中，该指令地址单位、以及所述(N-2)个接续指令地址单位与前一回合分支预测的(N-1)个指令地址单位部分重复，则其中重复者，略去再次由该分支预测器处理，其中不重复者，由该分支预测器基于多个历史记录假设，并行进行多个分支预测。待历史记录补足，再选出符合历史记录的分支预测。所述历史记录假设可包括前方指令地址单元无分支、以及不取跳转的状况。

该分支预测器所接收的该指令地址单位不限定捆绑该指令高速缓存的一取指地址单位。一种实施方式中，该指令地址单位同步于该指令高速缓存的一取指地址单位。另一种实施方式中，该指令地址单位领先该指令高速缓存的一取指地址单位。

附图说明

下文特举实施例，并配合所附图示，详细说明本发明内容。