[发明专利]半导体器件和形成半导体器件方法

说明书

在实施例中，半导体器件包括：集成电路管芯；至少部分地围绕集成电路管芯的密封剂，该密封剂包括具有平均直径的填充剂；延伸穿过密封剂的通孔，通孔的下部具有恒定的宽度，并且通孔的上部具有连续减小的宽度，上部的厚度大于填充剂的平均直径；以及再分布结构，包括：位于通孔、密封剂和集成电路管芯上的介电层；以及金属化图案，具有延伸穿过介电层的通孔部分和沿着介电层延伸的线部分，金属化图案电连接至通孔和集成电路管芯。本发明的实施例还涉及形成半导体器件的方法。

技术领域

本发明的实施例涉及半导体器件和形成半导体器件的方法。

背景技术

由于各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的连续减小，这允许更多的组件集成到给定的区域。随着对电子器件缩小的需求不断增长，对半导体管芯的更小且更具创造性的封装技术的需求也已经出现。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部上以提供高集成度和组件密度。PoP技术一般能够在印刷电路板(PCB)上产生具有增强的功能和较小的覆盖区的半导体器件。

发明内容

本发明的实施例提供了一种半导体器件，包括：集成电路管芯；密封剂，至少部分地围绕所述集成电路管芯，所述密封剂包括具有平均直径的填充剂；通孔，延伸穿过所述密封剂，所述通孔的下部具有恒定的宽度，并且所述通孔的上部具有连续减小的宽度，所述上部的厚度大于所述填充剂的平均直径；以及再分布结构，包括：介电层，位于所述通孔、所述密封剂和所述集成电路管芯上；以及金属化图案，具有延伸穿过所述介电层的通孔部分和沿着所述介电层延伸的线部分，所述金属化图案电连接至所述通孔和所述集成电路管芯。

本发明的另一实施例提供了一种形成半导体器件的方法，包括：在第一介电层中形成第一开口，所述第一开口暴露第一金属化图案；以及形成通孔，包括：在所述第一开口中以及在所述第一金属化层的由所述第一开口暴露的部分上沉积晶种层；利用第一镀工艺在所述晶种层上镀第一导电材料层，以第一镀电流密度实施所述第一镀工艺；利用第二镀工艺在所述第一导电材料层上镀第二导电材料层，以第二镀电流密度实施所述第二镀工艺，所述第二镀电流密度大于所述第一镀电流密度；以及利用第三镀工艺在所述第二导电材料层上镀第三导电材料层，以所述第三镀电流密度实施所述第三镀工艺，所述第三镀电流密度大于所述第二镀电流密度。

本发明的另一实施例提供了一种形成半导体器件的方法，包括：形成从介电层延伸的通孔，所述通孔具有凸形最上表面，所述通孔用多个镀工艺形成，每个连续的一个所述镀工艺以比先前的一个所述镀工艺更高的镀电流密度实施；将所述集成电路管芯放置在与所述通孔相邻的所述介电层上；用密封剂密封所述集成电路管芯和所述通孔，所述密封剂包括具有平均直径的填充剂；平坦化所述密封剂，从而使得所述密封剂、所述集成电路管芯和所述通孔的最上表面齐平，其中，在所述平坦化之后，所述通孔的凸形最上表面的剩余部分具有第一厚度，所述第一厚度大于所述填充剂的平均直径；以及在所述通孔、所述密封剂和所述集成电路管芯上形成再分布结构，所述再分布结构电连接所述通孔和所述集成电路管芯。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任何地增大或减小。

图1示出了根据一些实施例的集成电路管芯的截面图。

图2、图3、图4、图5A、图5B、图5C、图5D、图5E、图6、图7、图8A、图8B、图9、图10、图11、图12、图13、图14、图15和图16示出了根据一些实施例的在用于形成封装组件的工艺期间的中间步骤的截面图。

图17和图18示出了根据一些实施例的器件堆叠件的形成和实施。

具体实施方式