[发明专利]一种锁相环控制电路及锁相控制方法

说明书

本发明实施例提供一种锁相环控制电路及锁相控制方法，用以防止锁相环模块输出的时钟异常，提高运行效能，节省功耗。所述电路包括：锁相环模块、切换模块和锁定检测模块，锁相环模块包括依次连接的鉴相器、低通滤波器、压控振荡器及环路分频器，压控振荡器包括第一振荡器和第二振荡器；锁定检测模块，与切换模块、压控振荡器和环路分频器分别连接，用于检测压控振荡器的锁定状态，并根据锁定状态调节压控振荡器的状态，以及根据锁定状态向切换模块发送选择信号；切换模块，与压控振荡器连接，用于根据锁定检测模块输出的选择信号，在第一振荡器的输出信号和第二振荡器的输出信号中选择信号输出。

技术领域

本发明涉及集成电路设计领域，尤其涉及一种锁相环控制电路及锁相控制方法。

背景技术

锁相环(Phase-Locked Loop，PLL)是一种反馈控制电路，它利用外部输入的参考信号控制环路内部振荡信号的频率和相位。在处理电子信号的过程中，因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常广泛应用于闭环跟踪电路。在时钟领域，时钟锁相环被广泛应用于时钟的生成。

时钟锁相环通常由以下几个部分组成：鉴相器(Phase Detector,PD)、低通滤波器(Low-pass filter,LPF)、压控振荡器(voltage-controlled oscillator,VCO)和环路分频器(Loop Dividers,LPDIV)。现有技术中，通常在PLL的输出端级联一个后分频器PSTDIV，可以使得时钟输出范围更为大，或者是大幅度减小压控振荡器VCO的工作范围，从而降低设计难度，提高可靠性。虽然级联的后分频器本质上不属于PLL，但是由于其对后级系统所接收到的时钟影响较大，作为源头通常可以把它视为时钟锁相环的一部分对待。

鉴相器PD，是一个完成相位比较的单元，其作用是比较输入信号Fin和反馈信号Fback之间的相位差，它的输出平均值，如电压正比于两个输入信号之相位差。低通滤波器LPF，是一个有源或无源低通滤波器，其作用是滤除鉴相器输出电压中的高频分量，其中包括混频及其他的高频噪声，起到平滑滤波的作用，最终输出控制信号Vc，LPF通常由电阻、电容或电感等组成，有时也包含运算放大器。压控振荡器VCO，是一个振荡频率受控制电压Vc控制的振荡器，其振荡频率与控制电压之间成单调关系，VCO根据控制信号Vc输出对应的振荡频率Fosc。

如图1所示，在图1示出的锁相环结构中，环路分频器LPDIV，它决定了输入和输出时钟的倍率，其倍率可以是整数也可以是小数，输入和输出时钟的关系可以用式1来表示,且对于普通的PLL，输出频率Fout就是振荡器频率Fosc，其中，N(LPDIV)为LPDIV的分频系数:

Fosc＝N(LPDIV)·Fin 式1

通常来说，PLL时钟锁定后，由于反馈时钟与输入时钟的相位差稳定，因此能够输出稳定的时钟。当我们要改变PLL的输出频率Fout时，只需改变分频器对应的系数。

但是对于带有后分频器的PLL，如图2所示，其后分频器(Postscaler Dividers,PSTDIV将对Fosc进行分频调整，分频调整系数可以是整数或小数，最终时钟输出Fout可以由式2来表示，其中，N(LPDIV)为LPDIV的分频系数，N(PSTDIV)为PSTDIV的分频系数:

Fout＝[N(LPDIV)/N(PSTDIV)]·Fin 式2