[实用新型]超前半比预测电路

权利要求书

1.超前半比预测电路，包括输入端INA，输入端INB，输出端(OUT)，时钟输入端(OSC)，第一D触发器(U1)，第二D触发器(U2)，第二D触发器(U10)，第四D触发器(U4)，第一与门(U3)，第二与门(U11)，第三与门(U19)，非门(U5)，第一数据锁存器(U7)，第二数据锁存器(U8)，第三数据锁存器(U12)，可逆计数器(U6)，计数器(U15)，减法器(U9)，第一比较器(U13)，第二比较器(U14)，第一或门(U16)，第二或门(U20)，第一T触发器(U17)和第二T触发器(U18)；其特征是：

所述输入端INA与第一D触发器(U1)的C输入端连接，输入端INB与第四D触发器(U4)的C输入端连接，时钟输入端(OSC)分别与可逆计数器(U6)的CLK输入端，第二T触发器(U18)的C输入端，计数器(U15)的CP输入端以及第一T触发器(U17)的C输入端连接；

VCC分别与第一D触发器(U1)的D输入端，第二D触发器(U2)的D输入端，第三D触发器(U10)的D输入端，第二T触发器(U18)的T输入端以及第四D触发器(U4)的D输入端连接；

第一与门(U3)的输出端分别与第一D触发器(U1)的CLR异步输入端以及第二D触发器(U2)的CLR异步输入端连接，第二与门(U11)的输出端分别与第三D触发器(U10)的CLR异步输入端以及第四D触发器(U4)的CLR异步输入端连接；

第一D触发器(U1)的Q端与第一与门(U3)的A输入端连接，第二D触发器(U2)的Q端分别与第一与门(U3)的B输入端，第二或门(U20)的B输入端以及非门(U5)的输入端连接；

第三D触发器(U10)的Q端分别与第二与门(U11)的A输入端，第一数据锁存器(U7)的C输入端，第二数据锁存器(U8)的C输入端以及第三与门(U19)的B输入端连接，第四D触发器(U4)的Q端与第二与门(U11)的B输入端连接；

第二T触发器(U18)的Q端与第三与门(U19)的A输入端连接；

第三与门(U19)的输出端与第二或门(U20)的A输入端连接，第二或门(U20)的输出端与可逆计数器(U6)的CE端连接，非门(U5)的输出端与可逆计数器(U6)的输入端连接，可逆计数器(U6)的输出端Q[N..0]通过N+1 条数据线与第一数据锁存器(U7)的D[N..0]输入端连接，第一数据锁存器(U7)的Q[N..0]输出端通过数据总线D[N..0]与减法器(U9)的A输入端连接，第一数据锁存器(U7)的QN输出端通过数据总线D[N..1]与第二数据锁存器(U8)的D[N-1..0]输入端连接，第二数据锁存器(U8)的Q[N..0]输出端通过N+1条数据总线与减法器(U9)的B输入端连接；

减法器(U9)的Y输出端与第三数据锁存器(U12)的D[N..0]输入端连接，第三数据锁存器(U12)的Q[N..0]输出端通过数据总线P[N..0]与第一比较器(U13)的A输入端连接；

计数器(U15)的Q[N..0]输出端通过数据总线Q[N..0]与第一比较器(U13)的B输入端连接，计数器(U15)的Q[N-1..0]输出端通过数据总线Q[N-1..0]与第二比较器(U14)的A输入端连接；

第三数据锁存器(U12)的Q[N..1]输出端通过数据总线P[N..1]与第二比较器(U14)的B输入端连接；

第一比较器(U13)的输出端分别与计数器(U15)的CLR输入端以及第一或门(U16)的A输入端连接；

第二比较器(U14)的输出端与第一或门(U16)的B输入端连接，第一或门(U16)的输出端与第一T触发器(U17)的T输入端连接；

第一T触发器(U17)的Q输出端分别与第三数据锁存器(U12)的C输入端，第二D触发器(U2)的C输入端、第三D触发器(U10)的C输入端以及输出端(OUT)连接。