[发明专利]一种跨电压域可选内置上拉电阻复用系统

权利要求书

1.一种跨电压域可选内置上拉电阻复用系统，其特征在于，包括SCL/SDA接口、第一上拉电阻(R1)、第二上拉电阻(R2)、第一PMOS晶体管(MP1)、第二PMOS晶体管(MP2)、三个逻辑保持模块；

第一上拉电阻(R1)和第二上拉电阻(R2)的第一端分别与SCL/SDA接口的两端相连；第一上拉电阻(R1)的第二端和第二上拉电阻(R2)的第二端分别与第一PMOS晶体管(MP1)的漏极和第二PMOS晶体管(MP2)的漏极相连；第一PMOS晶体管(MP1)的衬底极上的电压和第二PMOS晶体管(MP2)的衬底极上的电压分别等于各自所在晶体管漏极上的电压；第一PMOS晶体管(MP1)的源极和第二PMOS晶体管(MP2)的源极均连接至选择电压(Vsel)；第一PMOS晶体管(MP1)的栅极和第二PMOS晶体管(MP2)的栅极相连，且第一PMOS晶体管(MP1)栅极上的电压与选择电压(Vsel)反相；

每一逻辑保持模块包括块内NMOS晶体管(MNa，MNb，MNc)、块内PMOS晶体管(MPa，MPb，MPc)和块内反相器；每一逻辑保持模块中：块内NMOS晶体管(MNa，MNb，MNc)的栅极接偏置电压(Vbias)，漏极连接块内反相器的输入端，衬底极连接至接地电压(GND)；块内PMOS晶体管(MPa，MPb，MPc)的源极和衬底极连接电源电压(VDD)，栅极连接模块反相器的输出端，漏极连接块内反相器的输入端；块内反相器的正极和负极分别连接至电源电压(VDD)和接地电压(GND)；

第一逻辑保持模块的块内NMOS晶体管(MNa)的源极连接至所述选择电压(Vsel)；第二和第三逻辑保持模块的块内NMOS晶体管(MNb，MNc)的源极分别连接至第一上拉电阻(R1)的第一端和第二上拉电阻(R2)的第一端。

2.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，第二PMOS晶体管(MP2)的栅极与第一逻辑保持模块的块内反相器的输出端相连。

3.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，还包括第三PMOS晶体管(MP3)；第一PMOS晶体管(MP1)和第二PMOS晶体管(MP2)的衬底极相连；第三PMOS晶体管(MP3)的源极和漏极与第一PMOS晶体管(MP1)的衬底极相连；第三PMOS晶体管(MP3)的栅极与第二PMOS晶体管(MP2)的栅极相连；第三PMOS晶体管(MP3)的漏极与第一上拉电阻(R1)的第二端或第二上拉电阻(R2)的第二端相连。

4.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，还包括第三PMOS晶体管(MP3)和第四PMOS晶体管(MP4)；第一PMOS晶体管(MP1)和第二PMOS晶体管(MP2)的衬底极相连；第三PMOS晶体管(MP3)的源极和衬底极以及第四PMOS晶体管(MP4)的源极和衬底极均与第一PMOS晶体管(MP1)的衬底极相连；第三PMOS晶体管(MP3)的栅极和第四PMOS晶体管(MP4)的栅极分别与第二上拉电阻(R2)和第一上拉电阻(R1)的第二端相连；第三PMOS晶体管(MP3)的漏极和第四PMOS晶体管(MP4)的漏极分别与第一上拉电阻(R2)和第二上拉电阻(R1)的第二端相连。

5.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，第一PMOS晶体管(MP1)的衬底极和第二PMOS晶体管(MP2)的衬底极分别与各自的漏极相连。

6.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，Vsel、VDD和Vbias满足以下关系：

当Vsel＞VDD时，Vih+Vt＜Vbias≤VDD+Vt；

当Vsel＜VDD时，Vih+Vt＜Vbias≤VSEL+Vt；

其中Vih为输入SCL/SDA接口的信号逻辑高电平时对应的电压值，Vt为所述NMOS晶体管的阈值电压。