[发明专利]一种FPGA程序下载口的安全保护装置及方法

权利要求书

1.一种FPGA程序下载口的安全保护装置，其特征是，所述装置包括CPLD，所述CPLD内设置数字逻辑电路，所述数字逻辑电路包括若干路逻辑控制单元；所述逻辑控制单元用于存储器与接口插针的通断控制，以及存储器与FPGA的通断控制；

所述逻辑控制单元包括第一逻辑控制单元、第二逻辑控制单元、第三逻辑控制单元和第四逻辑控制单元；

所述第一逻辑控制单元用于存储器的数据输出引脚与接口插针的第一数据引脚的连通控制；

所述第二逻辑控制单元用于存储器的时钟引脚与接口插针时钟引脚的连通控制；

所述第三逻辑控制单元用于存储器的片选信号引脚与接口插针片选信号引脚的连通控制；

所述第四逻辑控制单元用于存储器的数据输入引脚与接口插针的第二数据引脚的联通控制；

所述接口插针的第一数据引脚、时钟引脚、片选信号引脚和第二数据引脚分别连接FPGA的第一数据引脚、时钟引脚、片选信号引脚和第二数据引脚；

所述第一逻辑控制单元包括与门AND1_1、AND1_2和或门OR1，所述与门AND1_1的输入端分别连接flag信号端和存储器的数据输出引脚，输出端连接或门OR1的其一输入端；所述与门AND1_2的输入端分别连接NC1信号和非门的输出端，输出端连接或门OR1的另一输入端；所述或门OR1的输出端连接所述接口插针的第一数据引脚；所述非门的输入端连接flag信号端，所述NC1为高阻态引脚；

所述第二逻辑控制单元包括与门AND2_1、AND2_2和或门OR2，所述与门AND2_1的输入端分别连接flag信号端和接口插针的时钟引脚，输出端连接或门OR2的其一输入端；所述与门AND2_2的输入端分别连接NC2信号和非门的输出端，输出端连接或门OR2的另一输入端；所述或门OR2的输出端连接所述存储器的时钟引脚；所述非门的输入端连接flag信号端，所述NC2为高阻态引脚；

所述第三逻辑控制单元包括与门AND3_1、AND3_2和或门OR3，所述与门AND3_1的输入端分别连接flag信号端和接口插针的片选信号引脚，输出端连接或门OR3的其一输入端；所述与门AND3_2的输入端分别连接NC3信号和非门的输出端，输出端连接或门OR3的另一输入端；所述或门OR3的输出端连接所述存储器的片选信号引脚；所述非门的输入端连接flag信号端，所述NC3为高阻态引脚；

所述第四逻辑控制单元包括与门AND4_1、AND4_2和或门OR4，所述与门AND4_1的输入端分别连接flag信号端和接口插针的第二数据引脚，输出端连接或门OR4的其一输入端；所述与门AND4_2的输入端分别连接NC4信号和非门的输出端，输出端连接或门OR4的另一输入端；所述或门OR4的输出端连接所述存储器的时钟引脚；所述非门的输入端连接flag信号端，所述NC4为高阻态引脚。

2.一种FPGA程序下载口的安全保护方法，基于权利要求1所述的装置，其特征是，所述方法包括：

利用CPLD设置数字逻辑电路，所述数字逻辑电路包括若干路逻辑控制单元；

利用所述逻辑控制单元进行存储器和插口引脚的通断控制。

3.根据权利要求2所述的FPGA程序下载口的安全保护方法，其特征是，所述逻辑控制单元的输入端接收管理员发送的通断信号，根据所述通断信号对存储器和插口引脚进行通断控制。

4.根据权利要求3所述的FPGA程序下载口的安全保护方法，其特征是，逻辑控制单元根据通断信号对存储器和插口引脚进行通断控制具体为：

当所述通断信号为高电平时，所述逻辑控制单元控制存储器与接口插针连接；

当所述通断信号为低电平时，所述逻辑控制单元控制存储器与接口插针断开。