[发明专利]一种FPGA平台IP原型快速验证方法及系统

说明书

本发明公开了一种FPGA平台IP原型快速验证方法及系统，该方法利用平台化思路，提供了稳定的系统环境，避免了多个系统重复开发，多个IP共用系统平台，避免多次重复调试JTAG、总线、UART等，节约了前期工作量；由于IP单独综合的部分逻辑量少，综合和布局布线速度快，便于设计者及时调整设计，节约了IP开发时间；系统设计和IP调试分开，便于IP开发者聚焦在IP本身的调试，方便任务分配。对于多个IP开发而言，主要的差异性体现在IP下位部分中，复用性强。

技术领域

本发明涉及ASIC/SOC芯片设计技术领域，更具体的说是涉及一种FPGA平台IP原型快速验证方法及系统。

背景技术

目前，随着芯片设计进入到SOC(System on Chip)阶段，IP原型验证成为设计的重要工作，FPGA原型验证是目前主流的技术手段。传统的FPGA平台下，首先将需要进行验证的各个IP准备好，然后集成完毕，再进行综合布局布线，生成bit文件，最后下载到FPGA平台下，开发人员对系统和各个待验证的IP逐个进行验证和调试。具体的传统FPGA平台IP原型验证架构如附图1所示。由附图1可以看出，传统的FPGA原型验证平台下的IP验证流程，包括如下开发步骤：

1.系统集成：将待验证IP和MCU/CPU、总线、ROM、RAM以及必需外设等集成为最小化SOC；

2.集成验证：验证集成的基本功能，对互联进行基础的功能验证；

3.综合布局布线：对时钟管脚等进行约束，使用FPGA提供的工具进行综合布局布线，得到bit文件；

4.调试SOC平台：

a)调试JTAG/SWI调试器，成功连接后，方能进行软件下载；

b)输出外设UART调试，便于输出LOG等信息；

5.调试待验证IP：软件调试与硬件调试结合。

不难发现，传统FPGA平台的IP验证流程存在如下问题：

1、在IP调试进行前，往往需要大量的前置工作，容易出错；

2、调试过程中，设计的任何修改，都会导致整个系统的重新综合布线，开发周期较长，重复性劳动较多，调试难度大。

因此，如何提供一种简单便捷、灵活高效的IP原型快速验证方法是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种FPGA平台IP原型快速验证方法及系统，该方法将调试上位部分与IP下位部分分离为单独的两部分，分别综合成独立的bit文件，系统设计和IP调试分开，解决了多个系统重复开发带来的效率低、调试难度大和出错率高的问题。

为了实现上述目的，本发明采用如下技术方案：

一方面，本发明提供了一种FPGA平台IP原型快速验证方法，该方法包括以下步骤：

将调试上位部分与IP下位部分分离，分别综合成独立的bit文件；

根据IP开发速率，在调试上位部分与IP下位部分之间设置对应类型的主从接口；

提供用于IP下位部分向调试上位部分请求中断服务的中断请求信号；

在调试上位部分对JTAG/SWI调试器和输出外设UART进行调试；

在IP下位部分进行综合布局布线，并对待验证IP进行开发和调试。

进一步地，根据IP开发速率，在调试上位部分与IP下位部分之间设置对应类型的主从接口，具体包括如下步骤：