[发明专利]一种嵌入式TDP RAM模块测试电路与测试方法

说明书

本发明涉及一种嵌入式TDP RAM模块测试电路，包括N个结构相同的测试单元、时钟信号、地址信号、第一数据输入信号、第二数据输入信号、数据输出信号、写使能信号、第一使能信号、第二使能信号、选择器控制信号与寄存器控制信号；每个测试单元包括被测存储器、3选1选择器模块和寄存器模块；每个被测存储器包括2组完全独立的数据读写总线端口：总线端口A与总线端口B。本发明提供的是一种通用的模块化测试电路设计，当需要进行大量TDP RAM测试时，只需将测试单元进行逻辑复制后再顺序级联即可。

技术领域

本发明涉及集成电路芯片测试领域，更具体地，涉及Xilinx 7系列FPGA中的嵌入式TDP RAM模块的测试电路与测试方法。

背景技术

BRAM(Block RAM)是FPGA芯片中进行数据存储的重要资源。Xilinx 7系列FPGA中1个BRAM的容量为36Kb。

BRAM是一种可编程的存储器阵列，可通过IP Core Generator配置为SP RAM(Single-Port RAM)、SDP RAM(Simple Dual-Port RAM)、TDP RAM(True Dual-Port RAM)、SP ROM(Single-Port ROM)与DP ROM(Dual-Port ROM)等具有不同结构与功能的具体存储器模块，以满足不同设计应用的需求。

在上面列举的存储器模块中，TDP RAM模块的端口最多、功能最复杂，并且是FPGA芯片的原生结构。其他模块的实现，都是通过对TDP RAM模块部分端口的功能进行限定后实现的。TDP RAM具体结构及端口如图1所示。

TDP RAM模块的具体技术特点是：

(1)具有两组完全独立的接口Port A与Port B，每组接口具有功能完全相同的I/O端口，包括：输入数据总线DIA/DIB，输出数据总线DOA/DOB，输入校验DIPA/DIPB，输出校验DOPA/DOPB，地址总线ADDRA/ADDRB，写使能WEA/WEB，使能ENA/ENB，时钟CLKA/CLKB，复位RSTRAMA/RSTRAMB，输出寄存器使能REGCEA/REGCEB，输出寄存器复位RSTREGA/RSTREGB。

(2)通过Port A与Port B都可以对TDP RAM进行数据的写/读操作，但不能从两组端口同时对同一地址进行数据写/读操作。

TDP RAM模式下支持读优先、写优先与数据保持三种工作模式，不同工作模式下输出端口DO的数据时序存在一定差异，如图2(a)-2(c)所示。

在现有技术中，对TDP RAM模块的测试方法主要是BIST方法，思路是利用FPGA片上的SLICE资源设计测试向量生成器(TPG)与输出响应分析器(ORA)，构建内部的自测试电路完成测试，如图3所示：

BIST方法的特点是：测试向量的生成(TPG)与比较(ORA)都在FPGA芯片内部完成，只将最终测试结果(Pass/Fail)通过FPGA IO端口输出到外部。因此，该方法的优点在于：对外部测试仪器性能的依赖程度比较低，测试需要的IO数量比较少。但同时该方法也存在天然的缺点，主要在于：

(1)BIST方法对测试结果的数据分析是在FPGA片内完成的，外部只能接收到测试Pass or Fail的结果，而仅根据这一结果无法确定出现Fail的TDP RAM地址及其故障模式，这为TDP RAM复杂故障模式的分析与研究带来很大不便。