[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中半导体结构包括：基底，所述基底包括无效区，所述无效区表面具有相互分立的若干第一栅极结构，各个所述第一栅极结构两侧的基底内具有源漏掺杂区，若干所述第一栅极结构沿第一方向排列；若干相互分立的第一导电层，各个所述第一导电层位于一个或多个所述源漏掺杂区表面，且所述第一栅极结构顶部表面低于第一导电层顶部表面；若干第一插塞，且各个所述第一导电层部分顶部表面分别具有一个第一插塞；与若干第一插塞连接的导电结构，且所述导电结构与第一栅极结构电隔离。所述半导体结构降低寄生电阻的同时，改善半导体结构的电学性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造工业的发展，对器件性能的提高(例如，增大的处理速度，存储容量等)、电池寿命的延长、以及制造成本的降低均相应提出需求。为了满足以上要求，半导体工业不断朝向减小半导体器件尺寸的方向努力，使得现代集成电路可以在单个半导体芯片上包括数万个或者数亿个半导体结构。

通常半导体结构内具有导电线和导电插塞，所述导电线和导电插塞用于和前段制程(FEOL)工艺部件以及后段制程(BEOL)工艺部件形成电连接，从而实现功能。

然而，随着半导体器件尺寸的不断缩小，较小尺寸的导电层和第一插塞容易增大寄生电阻，使得形成的半导体结构的性能的下降。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低寄生电阻的同时，改善半导体结构的电学性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底包括无效区，所述无效区表面具有相互分立的若干第一栅极结构，各个所述第一栅极结构两侧的基底内具有源漏掺杂区，若干所述第一栅极结构沿第一方向排列；若干相互分立的第一导电层，各个所述第一导电层位于一个或多个所述源漏掺杂区表面，且所述第一栅极结构顶部表面低于第一导电层顶部表面；若干第一插塞，且各个所述第一导电层部分顶部表面分别具有一个第一插塞；与若干第一插塞连接的导电结构，且所述导电结构与第一栅极结构电隔离。

可选的，还包括：位于基底表面的第一介质层，所述第一介质层位于源漏掺杂区表面、第一栅极结构顶部表面和侧壁表面、以及第一导电层侧壁表面；位于第一介质层表面的第二介质层，且所述第二介质层顶部表面齐平于第一插塞顶部表面；位于第二介质层表面的第三介质层，所述第三介质层内具有位于若干所述第一插塞顶部表面的第二导电层，且所述第三介质层顶部表面齐平于第二导电层顶部表面。

可选的，所述导电结构与若干第一插塞侧壁表面相接触，且所述导电结构沿第一方向延伸。

可选的，所述导电结构顶部表面齐平于第二介质层顶部表面。

可选的，所述第一导电层包括：第一端和第二端，所述若干第一插塞分别位于各个所述第一导电层的第一端顶部表面。

可选的，所述导电结构包括：若干平行第一插塞和平行第二导电层，所述若干平行第一插塞分别位于各个第一导电层的第二端顶部表面，所述平行第二导电层位于若干平行第一插塞顶部表面。

可选的，所述导电结构还包括：若干平行第二插塞以及平行第三导电层，所述若干平行第二插塞分别位于所述第二导电层顶部表面和平行第二导电层顶部表面，所述平行第三导电层位于若干所述平行第二插塞表面。

可选的，所述基底还包括：与无效区相邻的有效区，所述有效区表面具有相互分立的第二栅极结构，若干所述第二栅极结构沿第一方向排列；所述源漏掺杂区还位于各个所述第二栅极结构两侧的基底内；各个所述第一导电层还位于所述有效区的一个或多个所述源漏掺杂区表面。

可选的，当所述有效区位于无效区两侧时，所述导电结构位于第二栅极结构上方。

可选的，所述第二导电层电连接外源电压。