[发明专利]一种多路1553B总线光纤中继装置

权利要求书

1.一种多路1553B总线光纤中继装置，其特征在于，包括1553B隔离变压器、1553B接口驱动器、FPGA和SFP光模块；每个1553B端口的双向差分信号经过1553B隔离变压器传送到1553B接口驱动器转换为两个单向收发信号再传送到FPGA；每个1553B端口有独立的1553B隔离变压器和1553B接口驱动器；FPGA用于实现将4路单向1553B电信号通过曼彻斯特编解码模块、信号复合模块、信号分配模块、8B/10B编解码模块和串并/并串转换模块处理转换为单路串行比特流传送到SFP光模块，所述串并/并串转换模块称为SerDes模块；

其中，所述FPGA包括4个曼彻斯特编解码模块、1个信号复合模块、1个信号分配模块、1个8B/10B编解码模块和1个SerDes模块；

所述曼彻斯特编解码模块：(1)用于将1553B接口驱动器输出的单电平曼彻斯特码转换为NRZ码，用1比特位宽表示，定义为发送单路数据信号TX_SGL_DATA信号，定义1比特位宽的单路数据使能信号SGL_DATA_EN信号，当1553B总线处于无信号状态时，发送单路数据使能信号TX_SGL_DATA_EN信号为0，否则TX_SGL_DATA_EN为1；(2)对于信号分配模块输出的接收单路数据使能信号RX_SGL_DATA_EN和接收单路数据信号RX_SGL_DATA信号，如果RX_SGL_DATA_EN为0，曼彻斯特编解码模块输出全0给1553B接口驱动器，且1553总线处于无信号状态，如果RX_SGL_DATA_EN为1，曼彻斯特编解码模块将RX_SGL_DATA编码为单电平曼彻斯特码输出给1553B接口驱动器；

所述信号复合模块的输入信号包括端口1对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_1和TX_SGL_DATA_1，包括端口2对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_2和TX_SGL_DATA_2，包括端口3对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_3和TX_SGL_DATA_3，还包括端口4对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_4和TX_SGL_DATA_4；信号复合模块输出信号为1比特位宽的TX_MUL_DATA_EN和8比特位宽的TX_MUL_DATA至8B/10B编解码模块；如果包括TX_SGL_DATA_EN_1至TX_SGL_DATA_EN_4的4个TX_SGL_DATA_EN信号中任何一个为1时，则TX_MUL_DATA_EN为1；如果4个TX_SGL_DATA_EN信号全都为0时，则TX_MUL_DATA_EN为0；TX_SGL_DATA_EN_1等于TX_MUL_DATA的比特7，TX_SGL_DATA_1等于TX_MUL_DATA的比特6，TX_SGL_DATA_EN_2等于TX_MUL_DATA的比特5，TX_SGL_DATA_2等于TX_MUL_DATA的比特4，TX_SGL_DATA_EN_3等于TX_MUL_DATA的比特3，TX_SGL_DATA_3等于TX_MUL_DATA的比特2，TX_SGL_DATA_EN_4等于TX_MUL_DATA的比特1，TX_SGL_DATA_4等于TX_MUL_DATA的比特0；

所述信号分配模块的输入信号为8B/10B编解码模块输出的1比特位宽的接收复合数据使能信号RX_MUL_DATA_EN和8比特位宽的接收复合数据信号RX_MUL_DATA；信号分配器的输出信号为输出至端口1的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_1和RX_SGL_DATA_1，输出至端口2的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_2和RX_SGL_DATA_2，输出至端口3的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_3和RX_SGL_DATA_3，输出至端口4的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_4和RX_SGL_DATA_4；当RX_MUL_DATA_EN为1时，RX_SGL_DATA_EN_1等于RX_MUL_DATA的比特7、RX_SGL_DATA_1等于RX_MUL_DATA的比特6、RX_SGL_DATA_EN_2等于RX_MUL_DATA的比特5、RX_SGL_DATA_2等于RX_MUL_DATA的比特4、RX_SGL_DATA_EN_3等于RX_MUL_DATA的比特3、RX_SGL_DATA_3等于RX_MUL_DATA的比特2、RX_SGL_DATA_EN_4等于RX_MUL_DATA的比特1、RX_SGL_DATA_4等于RX_MUL_DATA的比特0；否则，当RX_MUL_DATA_EN为0时，RX_SGL_DATA_EN_1、RX_SGL_DATA_1、RX_SGL_DATA_EN_2、RX_SGL_DATA_2、RX_SGL_DATA_EN_3、RX_SGL_DATA_3、RX_SGL_DATA_EN_4、RX_SGL_DATA_4全部为0；

所述8B/10B编解码模块：用于进行8B到10B编码处理：当TX_MUL_DATA_EN为1时，将8比特位宽TX_MUL_DATA编码为10比特位宽的数据码，输出至SerDes模块；当TX_MUL_DATA_EN为0时，输出10比特位宽的空闲码至SerDes模块；还用于进行10B到8B解码处理：解码输出8比特位宽的RX_MUL_DATA，如果10码为数字码，RX_MUL_DATA_EN为1，否则为0；

所述SerDes模块：用于将10比特并行数据转换为高速1比特串行数据输出；还用于将接收的高速1比特串行数据转换为10比特并行数据。