[发明专利]具有闩锁免疫的半导体器件

说明书

公开了具有闩锁免疫的半导体器件。一种半导体器件，包括：第二导电类型的本体区；第二导电类型的本体接触区，形成在本体区中并且与本体区相比具有更高的平均掺杂浓度；在与本体接触区相邻的本体区中形成的与第二导电类型相反的第一导电类型的源极区；第一导电类型的漂移区带，由本体区的形成半导体器件的沟道区的区段将该第一导电类型的漂移区带与源极区分隔开；以及栅极电极，被配置为控制沟道区。本体接触区在朝向沟道区的方向上在源极区的大部分之下延伸并且在源极区的大部分之下具有至少1x10¹⁸cm^‑3的掺杂浓度。描述了附加的半导体器件实施例和制造方法。

背景技术

横向DMOS（双扩散MOS）器件中的低保持电压导致在高压集成电路中的闩锁故障。对于包括寄生双极器件的电路而言如果寄生双极器件的保持电压低于供给电压，则闩锁情况将持续直到电路损坏。具有高保持电压的器件配置提供闩锁免疫和ESD（静电放电）鲁棒性这两方面的优点。然而，用于提供高保持电压DMOS器件的常规方法典型地涉及以能够有效地增加保持电压的配置来堆叠分离的芯片（管芯）或者其它外部器件。该技术要求昂贵的复杂芯片堆叠布置。另一常规方法涉及例如通过增加一个或多个芯片尺寸（诸如沟道长度）来将寄生双极器件的击穿/触发电压增加到与通常需要的相比更高得多的值以避免一同触发。这样的方法消耗相当多的附加区域，并且可能例如由于在增加沟道长度的情况下使器件的导通状态电阻增加而不利地影响器件性能。

因此，存在针对对于半导体器件而言更成本有效并且鲁棒的闩锁免疫解决方案的需要。

发明内容

根据半导体器件的实施例，半导体器件包括：第二导电类型的本体区；形成在本体区中并且与本体区相比具有更高的平均掺杂浓度的第二导电类型的本体接触区；在与本体接触区相邻的本体区中形成的与第二导电类型相反的第一导电类型的源极区；第一导电类型的漂移区带，由本体区的形成半导体器件的沟道区的区段将该第一导电类型的漂移区带与源极区分隔开；以及被配置为控制沟道区的栅极电极。本体接触区在朝向沟道区的方向上在源极区的大部分之下延伸，并且在源极区的大部分之下具有至少1x10¹⁸cm^-3的掺杂浓度。

本体接触区可以在整个源极区之下延伸，并且在整个源极区之下具有至少1x10¹⁸cm^-3的掺杂浓度。

分离地或组合地，本体接触区在源极区的大部分之下可以具有至少1x10¹⁹cm^-3的掺杂浓度。

分离地或组合地，本体接触区在源极区的大部分之下可以具有至少2x10¹⁹cm^-3的掺杂浓度。

分离地或组合地，源极区可以具有在源极区的大部分上的平均厚度，并且在源极区的相邻于沟道区的一侧处源极区的厚度可以从平均厚度增加两倍或更多。

分离地或组合地，源极区可以具有在源极区的大部分上的小于100nm的平均厚度。

分离地或组合地，在源极区的大部分上源极区的平均厚度可以在40nm和80nm之间。

分离地或组合地，在源极区的相邻于沟道区的一侧处源极区的厚度可以增加到至少100nm。

分离地或组合地，在源极区的相邻于沟道区的一侧处源极区的厚度可以增加到至少120nm。

分离地或组合地，本体区、本体接触区、源极区和漂移区带可以被形成在外延层中，源极区可以具有相邻于沟道区的掺杂剂浓度尾部并且其与源极区的其余部分相比更深地延伸到外延层中，并且本体接触区可以在源极区之下至少延伸到源极区的掺杂剂浓度尾部。