[发明专利]锗硅外延层、其形成方法及一PMOS器件

说明书

本发明涉及锗硅外延层、其形成方法及一PMOS器件，涉及半导体集成电路制造技术，通过在Sigma结构中依次形成第一籽晶层、第二籽晶层、第三籽晶层、体锗硅层和盖帽层而形成锗硅外延层，其中，第一籽晶层中无掺杂；第二籽晶层中掺杂硼，增加厚度到150A‑200A；第三籽晶层中掺杂锗但不掺杂硼而作为后续形成的体锗硅层的隔离层和缓冲层；体锗硅层中掺杂锗但不掺杂硼，以使第二籽晶层形成电荷的传输层，使体锗硅层形成应力层，如此实现电荷传输层与应力功能层的空间隔离，使应力和电流场分离调控，进而提高器件的漏电和性能控制。

技术领域

本发明涉及半导体集成电路制造技术，尤其涉及一种锗硅外延层、其形成方法及一PMOS器件。

背景技术

在半导体集成电路制造技术领域，随着半导体技术的发展，各种半导体器件的特征尺寸不断减小，且对半导体器件性能的要求越来越高。应力沟道晶体管，在集成电路工业中被广泛的研究，利用镶嵌的SiGE技术，可以显著的提高沟道的载流子迁移率，从而提高器件的性能，进而不断地微缩晶体管的尺寸，实现更大规模的集成度。

压应力可以提高PMOS器件的驱动电流。然而，伴随着CMOS技术集成度的日益增大以及关键尺寸的日渐缩小，传统CMOS工艺中采用的应力拉升方式已经无法满足器件对于PMOS驱动电流的要求。为了进一步增加PMOS区的压应力，必须采用锗硅(SiGe)外延技术来达到器件大幅微缩后加大PMOS的压应力的需求。请参阅图1，图1为锗硅外延增加PMOS压应力的示意图。如图1所示，通过锗硅(SiGe)外延技术在PMOS的漏源区形成锗硅外延层，以提高PMOS器件的性能。

锗硅外延技术首先在PMOS器件的漏源区形成Sigma结构，然后在Sigma结构中形成外延层。具体的，请参阅图2，图2为现有技术中锗硅(SiGe)在Sigma结构中的外延生长方式的示意图。如图2所示，首先，外延形成第一籽晶层110，其中第一籽晶层110中无掺杂，以减少短沟道效应，同时定义电流通往沟道的入口位置；然后，外延形成第二籽晶层120，其中第二籽晶层120中掺杂高浓度的硼(B)和低浓度的锗(Ge)，使第二籽晶层120作为后续形成的体锗硅层(Bulk SiGe layer)的缓冲层；然后，外延形成体锗硅层130；最后外延形成盖帽层(Si Cap layer)140，作为NiSi填充层。通过调整体锗硅层130中的B和Ge浓度可以实现同时调控沟道的电流场和应力场的分布，但是B浓度的增加限制了Ge的固溶度，导致电流场和应力场的调控不稳定，最终影响器件同时满足性能和漏电的需求。

发明内容

本发明的目的在于提供一种锗硅外延层，以实现电荷传输层与应力功能层的空间隔离，使应力和电流场分离调控，进而提高器件的漏电和性能控制。

本发明提供的锗硅外延层，包括：形成于Sigma结构中第一籽晶层、第二籽晶层、第三籽晶层、体锗硅层和盖帽层，其中第一籽晶层、第二籽晶层、第三籽晶层、体锗硅层和盖帽层在Sigma结构中从下至上分布，并第二籽晶层中掺杂硼，第二籽晶层厚度为至之间，第三籽晶层中掺杂锗但不掺杂硼，体锗硅层中掺杂锗但不掺杂硼。

更进一步的，第一籽晶层中无掺杂。

更进一步的，第二籽晶层中硼的掺杂浓度为1e¹⁹至5e²⁰cm^-3之间。

更进一步的，第二籽晶层中不掺杂锗。

更进一步的，第三籽晶层的厚度为至之间。

更进一步的，第三籽晶层中掺杂10％至30％的锗。

更进一步的，体锗硅层中掺杂36％至45％的锗。

更进一步的，盖帽层140的厚度为至之间。