[发明专利]一种低延迟的高频时钟分频电路、分频器及分频方法

说明书

为了解决现有时钟分频电路延迟较大、无法满足高频需求以及耗费的D触发器资源较多的技术问题，本发明提供了一种低延迟的高频时钟分频电路、分频器及分频方法。高频时钟分频电路包括分频单元和同步单元；分频单元将源时钟分频后，通过同步单元输出。本发明的输出时钟clock_out是由源时钟clock_in同步后输出，延迟小。

技术领域

本发明属于集成电路技术领域，涉及一种低延迟的高频时钟分频电路、分频器及分频方法。

背景技术

传统的时钟分频电路主要有三种：行波时钟分频电路、基于计数器的时钟分频电路和由串行D触发器组成的时钟分频电路。

图1为行波时钟分频电路及其时序图，该电路将前一级DFF(D触发器)输出作为下一级时钟，当串联级数较多时延迟比较大，会影响后续模块的时序。

图2为基于计数器的时钟分频电路及其时序图，该电路由于计数器和比较器本身的逻辑相对复杂，因此该电路无法满足高频需求。

图3为由串行D触发器组成的分频器电路及其时序图，该电路的延时虽然较短，但耗费的D触发器资源较多(对于一个128分频的分频器要耗费64个触发器)。

发明内容

为了解决现有时钟分频电路延迟较大、无法满足高频需求以及耗费的D触发器资源较多的技术问题，本发明提供了一种低延迟的高频时钟分频电路、分频器及分频方法。

本发明的技术方案：

一种低延迟的高频时钟分频电路，其特殊之处在于：包括分频单元和同步单元；分频单元将源时钟分频后，通过同步单元输出。

进一步地，所述分频单元至少为1个。

进一步地，所述分频单元为分频单元A和/或分频单元B。

进一步地，所述分频单元包括M个分频单元A、N个分频单元B和1个同步单元C；分频单元A和分频单元B均包括D触发器；M和N都是大于等于0的整数，M和N不同时为0，且满足关系：tCK＝tC2Q*(M+N)+tS，tCK为源时钟clock_in的周期，tC2Q为D触发器时钟端到输出端的延迟，tS为D触发器的建立时间；

当M等于0，N大于等于1时：

N个分频单元B与同步单元C依次串联；

当M大于等于1，N等于0时：

M个分频单元A依次串联后，再整体与同步单元C串联；

当M和N均等于1时：

分频单元A、分频单元B和同步单元C依次串联；

当M和N均大于1时：

M个分频单元A和N个分频单元B以任意顺序串联后，再整体与同步单元C串联。

进一步地，所述分频单元A为4分频单元；延时为1个触发器的C2Q；所述分频单元B为4分频单元；延时为1个触发器的C2Q；

进一步地，所述分频单元A由反相器和两个具有相同时钟的D触发器构成，反相器的输出接第一个D触发器的数据输入端D，反相器的输入接第二个D触发器的输出端Q；

所述分频单元B由一个D触发器和一个反相器构成，反相器的输出接D触发器的数据输入端D，反相器的输入接D触发器的输出端Q；

同步单元C为一级同步D触发器，用于将分频单元B或A输出的时序同步到源时钟clock_in；

进一步地，当M和N均大于1时：M个分频单元A、N个分频单元B依次串联后，再整体与同步单元C串联。

进一步地，当分频数为分频单元A的2次幂倍数时，M个分频单元A依次串联后，再与同步单元C串联。