[发明专利]LED显示屏显示数据分割方法及系统

权利要求书

1.一种LED显示屏显示数据分割方法，其特征在于，包括：

将寄存器配置信息和LED灰阶数据写入寄存器中；

存储区选择模块将寄存器中LED灰阶数据的高数据位存储在预设的存储高位区，将寄存器中LED灰阶数据的低数据位存储在预设的存储低位区；

数据读取模块分别从存储高位区和存储低位区读取LED灰阶数据的高数据位和低数据位；

显示处理模块当在所述存储低位区中未找到与存储高位匹配的存储低位区时，控制存储区选择模块将新LED灰阶数据的低数据位存储至存储低位区中；判断是否将LED灰阶数据的高数据位和低数据位合并成子帧数据；如果是，控制驱动模块为LED显示屏提供驱动电流，使得LED显示屏在每帧周期中的累积点亮时间与灰阶数据的子帧数据相对应；

显示处理模块当在所述存储低位区中找到与存储高位匹配的存储低位区时，判断是否将LED灰阶数据的高数据位和低数据位合并成子帧数据；如果是，控制驱动模块为LED显示屏提供驱动电流，使得LED显示屏在每帧周期中的累积点亮时间与灰阶数据的子帧数据相对应。

2.根据权利要求1所述LED显示屏显示数据分割方法，其特征在于，

所述寄存器包括移位寄存器和配置寄存器；

所述存储低位区在每帧周期内能够重复写入新LED灰阶数据的低数据位。

3.根据权利要求2所述LED显示屏显示数据分割方法，其特征在于，该方法还包括：

显示处理模块当检测到LED灰阶数据的低数据位被使用后，从所述存储低位区删除该LED灰阶数据的低数据位。

4.根据权利要求1所述LED显示屏显示数据分割方法，其特征在于，

所述LED灰阶数据的高数据位和低数据位根据预设的划分规则进行划分得到。

5.根据权利要求1所述LED显示屏显示数据分割方法，其特征在于，

所述驱动模块提供驱动电流，使得LED显示屏在每帧周期中的累积点亮时间与灰阶数据的子帧数据相对应具体包括：

驱动模块选择PDM脉冲宽度与所述灰阶数据的子帧数据的位权重相匹配的时间段显示输出。

6.一种LED显示屏显示数据分割系统，包括寄存器、数据读取模块、显示处理模块和驱动模块；其特征在于，

还包括存储区选择模块、存储高位区和存储低位区；

寄存器与外部控制器的通讯端口连接；寄存器连接至存储区选择模块的输入端，存储区选择模块的输出端连接至所述存储高位区和存储低位区；存储高位区和存储低位区还连接至显示处理模块的输入端，显示处理模块的输出端连接至驱动模块的输入端，驱动模块的输出端连接至LED显示屏。

7.根据权利要求6所述LED显示屏显示数据分割系统，其特征在于，

所述寄存器包括移位寄存器和配置寄存器，其中移位寄存器与所述外部控制器的通讯端口连接，移位寄存器还分别与配置寄存器和存储区选择模块的输入端连接，配置寄存器还连接至存储区选择模块的输入端。

8.根据权利要求6所述LED显示屏显示数据分割系统，其特征在于，

所述LED显示屏的通讯端口包括LCK端口、SDI端口和SDO端口。

9.根据权利要求7所述LED显示屏显示数据分割系统，其特征在于，

所述存储区选择模块包括第一与非门、第二与非门、高位存储子电路和低位存储子电路；

第一与非门的一输入端接存储高位写结束信号，另一输入端接第二与非门的输出端，第二与非门的一输入端接第一与非门的输出端，另一输入端接所述寄存器的存储高位写使能端；

第一与非门的输出端通过所述高位存储子电路接所述配置寄存器，第一与非门的输出端还接所述低位存储子电路。

10.根据权利要求9所述LED显示屏显示数据分割系统，其特征在于，

所述高位存储子电路包括第一与门、非门、第一逻辑控制器以及多组高位触发器；第一与非门的输出端分别接至第一与门的一输入端和非门的输入端，第一与门的另一输入端接外部时钟信号；

每组高位触发器包括第一触发器和第二触发器；第一触发器的时钟输入端接第一与门的输出端，第一触发器的数据输入端接其非数据锁存输出端，第一触发器的数据锁存输出端接第一逻辑控制器的输入端；第一触发器的数据锁存输出端接第二触发器的时钟输入端，第二触发器的数据输入端接其非数据锁存输出端，第二触发器的数据锁存输出端接第一逻辑控制器的输入端，非门的输出端分别接第一触发器和第二触发器的R端；第一逻辑控制器的一输出端接所述配置寄存器，第一逻辑控制器的另一输出端生成所述存储高位写结束信号；第一逻辑控制器的另一输出端接所述存储高位区；

所述低位存储子电路包括第二与门、第二逻辑控制器以及多组低位触发器；第一与非门的输出端接至第二与门的一输入端，第二与门的另一输入端接外部复位信号；

每组低位触发器包括第三触发器和第四触发器；第三触发器的时钟输入端接外部时钟信号，第三触发器的数据输入端接其非数据锁存输出端，第三触发器的数据锁存输出端接第二逻辑控制器的输入端；第三触发器的数据锁存输出端接第四触发器的时钟输入端，第四触发器的数据输入端接其非数据锁存输出端，第四触发器的数据锁存输出端接第二逻辑控制器的输入端，第二与门的输出端分别接第三触发器和第四触发器的R端；第二逻辑控制器的一输出端所述存储低位区。