[发明专利]元胞结构及其应用的半导体器件

说明书

本申请是一种元胞结构及其应用的半导体器件，所述元胞结构包括半导体衬底，半导体衬底顶端设置多数个槽单元，槽单元底设置对应的载流子势垒区，槽内设置导电材料。源体区设置于相邻槽单元之间，源体区表面紧贴设置有一个以上的源区，其与源体区接触半导体衬底顶部的第一金属层。半导体衬底底部则设置第一半导体区及其接触的第二金属层。本申请通过减化槽设置数量与屏蔽区的设计，在保持功能的同时达到导通或空穴路径设计限定的要求。

技术领域

本发明涉及半导体技术领域，特别是关于元胞结构及其应用的半导体器件。

背景技术

沟槽功率半导体器件具有集成度高、输入阻抗高、驱动功率小、驱动电路简单、导通电阻低、导通压降低、开关速度快、开关损耗小等诸多特点，广泛应用于各类电源管理及开关转换。例如常见的绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)，其由绝缘栅场效应管(MOS)与双极性晶体管(BJT)组成的复合全控型电压驱动式功率半导体器件，就具备上述特点。为更进一步提高器件的鲁棒性及电流密度，一种应用深浅槽相结合的新型功率半导体器件(MOS Controlled quasi-Thyristor，简称MCKT)被提出。

然而，这种深浅槽相结合的功率半导体器件制程，需严格调整各部位半导体材料的浓度及掺杂程度，以有效控制器件的性能，故工艺要求相对较为严苛。尤其依据器件功能，各槽深浅、槽口宽度、排列间距有其讲究，一旦些许误差，即可能造成器件功能与预设计相异，槽数量设计过多时，亦不易器件的微化。而且原深槽其一用意是与少子势垒区配合，从而限定空穴从P型源体区流出器件，若是槽的刻蚀窗口发生套偏时，就会使得某一侧半导体区域靠近深槽处浓度与预定需求有所偏差，造成与深槽配合的结构有误，从而产生较差的导通路径或是产生预想之外的空穴通道，使得器件导通压降大幅增加。

发明内容

为了解决上述技术问题，本申请的目的在于，提供一种元胞结构及其应用的半导体器件，通过元胞结构的改良而改善沟槽制作工艺的容错性。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。

依据本申请提出的一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：第一导电类型的半导体衬底；多数个第一槽单元，设置于所述半导体衬底顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述半导体衬底相隔离；第一导电类型的载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离；第二导电类型的第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的源区，所述第一源体区及所述源区均位在所述半导体衬底表面；第一金属层，设置于所述半导体衬底顶部，所述第一金属层接触所述第一源体区与所述源区；第二介质，设置于所述半导体衬底顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；第一半导体区，设置在所述半导体衬底的底部；以及，第二金属层，设置接触所述第一半导体区。

本申请解决其技术问题还可采用以下技术措施进一步实现。

在本申请的一实施例中，所述载流子势垒区的数量为一个，所述多数个第一槽单元共同接触所述载流子势垒区。

在本申请的一实施例中，所述载流子势垒区的数量为多数个，所述多数个第一槽单元每一者均对应接触一个所述载流子势垒区。

在本申请的一实施例中，所述多数个第一槽单元的槽口宽度为相同或相异。

在本申请的一实施例中，所述多数个第一槽单元的深度为相同或相异。

在本申请的一实施例中，所述第一源体区侧边接触相邻的第一槽单元的侧边，所述源区接触所述第一介质。

在本申请的一实施例中，所述第二介质邻接所述第一金属层，涵盖所述多数个第一槽单元的全部槽口范围，并接触部分或全部的所述源区。