[发明专利]与PSRAM存储器连接的FPGA及存储系统

权利要求书

1.一种与PSRAM存储器连接的FPGA，其特征在于，所述FPGA包括控制器和物理层接口模块，所述控制器连接用户设计模块，所述物理层接口模块连接PSRAM存储器；

所述控制器获取所述用户设计模块发送的写数据命令、地址以及写数据信息，将所述写数据命令和所述地址进行处理后发送至所述物理层接口模块，并将所述写数据信息进行处理后发送至所述物理层接口模块，其中，所述写数据命令包括时钟信号和复位信号，所述写数据信息包括写数据使能信号、写数据掩码信号以及写数据，所述控制器对所述地址进行转换、对所述写数据使能信号和所述写数据掩码信号进行逻辑计算获取写使能信号；

所述物理层接口模块根据所述写数据命令对所述写数据信息进行缓存处理后，将所述写数据信息、所述写数据命令以及所述地址进行时钟域转换后发送给所述PSRAM存储器；

所述控制器还包括读数据模块；

所述读数据模块获取所述用户设计模块发送的读数据命令信号，将所述读数据命令信号发送至所述物理层接口模块；

所述读数据模块检测到所述物理层接口模块发送的第一读有效信号时接收读数据，并根据所述读数据生成第二读有效信号，并将所述第二读有效信号发送至所述用户设计模块。

2.根据权利要求1 所述的FPGA，其特征在于：所述控制器获取所述用户设计模块发送的读数据命令信号，将所述读数据命令信号发送至所述物理层接口模块；

所述物理层接口模块接收所述PSRAM存储器发送的读数据指示信号，根据所述读数据指示信号在所述PSRAM存储器发送的数据中选择相应的数据，并生成读有效信号，将所述读有效信号和所选择的数据发送至所述控制器，所述控制器将所选择的数据发送至所述用户设计模块。

3.根据权利要求2 所述的FPGA，其特征在于：所述控制器包括命令模块和写数据模块；

所述命令模块获取所述用户设计模块发送的写数据命令和地址，对所述地址进行转换并与所述写数据命令进行组合后发送至所述物理层接口模块；

所述写数据模块获取写数据使能信号、写数据掩码信号以及写数据，对所述写数据使能信号和所述写数据掩码信号进行逻辑计算后得到写使能信号，并将所述写数据和所述写使能信号发送至所述物理层接口模块。

4.根据权利要求3所述的FPGA，其特征在于：所述命令模块将所述地址映射为所述PSRAM存储器对应的ROW地址、Upper Column地址以及Lower Column地址。

5.根据权利要求3所述的FPGA，其特征在于：所述物理层接口模块包括数据通路模块、控制通路模块以及I/O逻辑模块；

所述控制通路模块获取所述写数据命令以及所述地址，根据所述写数据命令获取时延参数，并将所述时延参数发送至所述数据通路模块，以及将所述写数据命令以及所述地址发送至所述I/O逻辑模块；

所述数据通路模块根据所述时延参数对所述写数据信息中的数据进行缓存处理后，并将所述写数据信息发送给所述I/O逻辑模块；

所述I/O逻辑模块将所述写数据信息、所述写数据命令以及所述地址进行时钟域转换后发送给所述PSRAM存储器。

6.根据权利要求5所述的FPGA，其特征在于：所述控制通路模块获取所述读数据命令信号，将所述读数据命令信号通过所述I/O逻辑模块发送至所述PSRAM存储器；

所述I/O逻辑模块接收所述PSRAM存储器发送的读数据指示信号，并发送给所述控制通路模块；

所述控制通路模块根据所述读数据指示信号控制所述数据通路模块在所述PSRAM存储器发送的数据中选择相应的数据，并生成读有效信号，将所述读有效信号发送至所述控制器。

7.根据权利要求5所述的FPGA，其特征在于：所述物理层接口模块还包括初始化模块；

所述初始化模块根据PSRAM协议标准在上电时对PSRAM颗粒进行初始化。

8.一种存储系统，其特征在于，所述存储系统包括权利要求1至7任意一项所述的FPGA、用户设计模块以及PSRAM存储器，所述FPGA包括控制器和物理层接口模块，所述控制器连接用户设计模块，所述物理层接口模块连接PSRAM存储器。