[发明专利]集成电路制造方法

说明书

一种集成电路制造方法，包括在基板上形成含金属材料层、图案化含金属材料层，其中图案化的含金属材料层具有平均粗糙度、以及电化学处理图案化的含金属材料层以降低平均粗糙度。可以通过将图案化的含金属材料层暴露于导电溶液，并且在图案化的含金属材料层与暴露于溶液的相对电极之间施加电位来实施处理，使得处理降低了图案化的含金属材料层的平均粗糙度。导电溶液可包括溶解在水、醇及/或表面活性剂中的离子化合物。

技术领域

本公开涉及一种集成电路制造方法，特别是可以最小化线边缘粗糙度(LER)及/或线宽粗糙度(LWR)的集成电路制造方法。

背景技术

半导体集成电路(IC)工业快速成长。在集成电路发展过程中，当几何尺寸(例如：用工艺可作出的最小部件)下降时，功能密度(例如：每一晶片区域的相连元件数量)通常都会增加。此微缩通过增加生产效率及降低相关成本提供了优势。然而，这种微缩伴亦随着增加包括这些集成电路的装置的设计和制造的复杂性，并且为了实现这些进步，需要在装置的制造中有相似的发展。

在集成电路制造期间，当图案化线条(或沟槽、接触孔(contact hole)等)特征，通常形成线边缘粗糙度(LER)及/或线宽粗糙度(LWR)。当集成电路装置的关键尺寸(CD)继续减小时，它们更加有挑战性。线边缘粗糙度及/或线宽粗糙度)可能在光阻材料(或光罩元件)的曝光和显影期间出现，并且可能在图案化工艺期间通过多个材料层转移，从而不利地影响最终图案化结果。在这种图案化工艺中加入含金属层已改善了蚀刻选择性；然而，在仍然期望这些层中最小化线边缘粗糙度及/或线宽粗糙度的改进。

发明内容

本公开提供一种集成电路制造方法，包括在基板上形成材料层、对材料层图案化，以得到图案化材料层、以及处理图案化材料层，以减少第一粗糙特征的粗糙度，从而形成包括线条特征和第二粗糙特征的第二图案。材料层包括金属化合物。图案化材料层包括第一图案，第一图案包括线条特征和设置在线条特征的边缘上的第一粗糙特征。图案化材料层处理步骤包括对暴露在导电溶液中的图案化材料层施加电位。

本公开提供一种集成电路制造方法，包括在基板上形成含金属层、在含金属层上形成光阻层、曝光光阻层、显影曝光的光阻层，以形成图案化光阻层、使用图案化光阻层作为光罩来蚀刻含金属层，从而形成图案化含金属层、以及处理图案化含金属层。图案化含金属层处理步骤包括对图案化含金属层施加电位，而图案化含金属层暴露于导电溶液。

本公开提供一种集成电路制造方法，包括在基板上形成第一材料层、在第一材料层上形成第二材料层、图案化第二材料层，以形成具有第一粗糙特征的线条、使用电化学处理来处理图案化的第二材料层，从而形成处理后的第二材料层、以及使用处理后的第二材料层作为光罩来蚀刻第一材料层。第二材料层是含金属层。第一粗糙特征具有第一宽度，并且处理后的第二材料层具有第二粗糙特征，其中第二粗糙特征具有小于第一宽度的第二宽度。

附图说明

本公开从后续实施例以及附图可以更佳理解。须知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。

图1A和图1B是根据本公开实施例的示例方法的流程图。

图2A、图3A、图4A、图5A、图7A、图8A以及图11A是根据本公开实施例的示例方法的中间步骤期间的示例工件的剖面图。

图2B、图3B、图4B、图5B、图7B、图8B以及图11B是个别地如图2A、图3A、图4A、图5A、图7A、图8A以及图11A所示的示例工件的对应俯视图。

图6A是根据本公开实施例的示例工件的俯视图。

图6B、图6C、图6D是如图5B、图7B以及图8B所示的示例工件的放大俯视图。

图9是根据本公开实施例的示例装置的剖面图。