[发明专利]全数字锁相环频率综合器

说明书

本发明公开了全数字锁相环频率综合器，包括数控振荡器、预分频器、计数器、时间数字转换器、第一D触发器、第二D触发器、差分器、第一加法器、第二加法器以及数字滤波器。数控振荡器与预分频器连接，预分频器分别连接到计数器、时间数字转换器以及第一D触发器；第一D触发器和时间数字转换器接入参考频率，第一D触发器连接到第二D触发器以及差分器；计数器连接到第二D触发器，第二D触发器与时间数字转换器连接到第一加法器，第一加法器连接到差分器；第二加法器连接到频率控制字、差分器以及数字滤波器；数字滤波器连接到数控振荡器。本发明提高了信号时序稳定性，降低了噪声敏感度，减少了量化噪声，适用于60GHz通讯系统。

技术领域

本发明属于频率综合器技术领域，具体涉及一种全数字锁相环频率综合器。

背景技术

全数字锁相环(ADPLL)具有容易集成、系统可靠性高等优点，但也有工作频率低结构复杂、噪声分析困难等缺点，不适合用于高频时钟发生器。鉴于此，现有技术中60GHz通讯系统常采用模拟锁相环。传统PLL设计成熟简单，但信号都是以模拟电压模式传递，集成于系统中容易受其他模块干扰，要求工作电源电压较高且对电源的噪声特性要求高。环路配置困难，滤波器调节能力非常有限，导致环路性能不如全数字锁相环；此外，现有技术中的全数字锁相环要应用到60GHz通讯系统，还会遇到如信号时序不够稳定、噪声难以优化之类的问题。

发明内容

针对现有技术中所存在的不足，本发明提供了一种提高了信号时序稳定性、降低了噪声敏感度、减少了量化噪声、适用于60GHz通讯系统的全数字锁相环频率综合器。

全数字锁相环频率综合器，包括数控振荡器、预分频器、计数器、时间数字转换器、第一D触发器、第二D触发器、差分器、第一加法器、第二加法器以及数字滤波器，所述数控振荡器的输出端与预分频器输入端连接，所述预分频器输出端分别连接到所述计数器和时间数字转换器的输入端以及第一D触发器的触发端；所述第一D触发器和时间数字转换器的输入端接入参考频率，第一D触发器的输出端连接到第二D触发器的触发端以及差分器的触发端；所述计数器的输出端连接到所述第二D触发器的输入端，所述第二D触发器与所述时间数字转换器的输出端连接到第一加法器的输入端，所述第一加法器的输出端连接到所述差分器的输入端；所述第二加法器的正向输入端连接频率控制字，反向输入端连接差分器的输出端，输出端连接到数字滤波器；所述数字滤波器输出端连接到所述数控振荡器。

进一步地，所述数控振荡器包括粗调、中调和细调三组开关电容阵列；所述时间数字转换器采用游标延迟链结构。

相比于现有技术，本发明具有如下有益效果：

1、通过第二D触发器输出端连接到第一D触发器以及差分器的触发端，可以有效提高高频时钟的信号时序稳定性；

2、一方面通过数控振荡器采用开关电容整列切换来调整振荡频率，有效细化了DCO的频率调谐步长，降低了噪声敏感度；另一方面通过TDC采用游标延迟链结构，显著减少了量化噪声；由此解决了噪声难以优化问题。

附图说明

图1为本发明全数字锁相环频率综合器的结构示意图；

图2为本发明中时间数字转换器的结构示意图；

图3为本发明中数控振荡器的结构示意图。

具体实施方式

为了使发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。