[发明专利]一种存储体内部多异步接口访问控制装置及方法

说明书

本发明公开了一种存储体内部多异步接口访问控制装置及方法，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元，数据控制单元与多异步接口连接；逻辑控制单元包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体。可实现对多个功能、时序各异的异步接口进行精准高效控制，提升系统的扩展性和通用性。同时，本发明结构简单，控制灵活高效，易于移植扩展。

技术领域

本发明属于集成电路设计领域，涉及一种存储体内部多异步接口访问控制装置及方法。

背景技术

如今，随着芯片工作主频的提升，高性能SoC/ASIC芯片要求片内存储系统的访问具备高效性和高可靠性，这也就对片内接口的访问控制提出了更高的设计要求。通常情况下，片内访问接口大致分为同步和异步两种接口。同步接口需要在一个全局统一的时钟下进行控制，要严格遵守时钟的精准控制，访问速度完全受时钟特性决定。异步接口不同于同步接口，无需某一特定时钟控制，访问速度由自身接口信号特点决定，如片选、使能信号等，控制简单、灵活且高效。因此，异步接口的设计常常被用于片内，实现对存储系统的高效可靠访问。

目前，异步接口设计通常要经过一级采样和多级同步(至少两级)，来消除异步信号同步过程中带来的亚稳态现象。公开号CN108268416A，名称为“一种异步接口转同步接口控制电路”，介绍了一种异步接口转同步接口的控制结构，虽然该结构能实现外部异步接口与同步电路的通信，但是其采用的一级采样和两级同步结构只对时钟信号进行处理，其他信号通过延时控制单元实现，该结构难以实现时钟的精准控制，无法满足时序要求严格的异步接口，同时对延时单元的控制精度要求极为苛刻，在芯片内部硬件实现难度大。

同时，随着片内系统规模的陡增，多接口访问的需求也越来越多。因此，对于单个系统内多个异步接口的访问控制就显得格外重要，而上述方法中也无法解决多异步接口控制问题。如何实现多异步接口高效可靠地访问片内存储，是实现高性能芯片开发的关键。然而，目前实现的异步接口访问控制技术在不同层面上都反映出相应的弊端，经检索相关文献，也没有能很好解决该问题的方法。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供一种存储体内部多异步接口访问控制装置及方法。

为达到上述目的，本发明采用以下技术方案予以实现：

一种存储体内部多异步接口访问控制装置，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元，数据控制单元与多异步接口连接；逻辑控制单元包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体；其中：

端口自采样单元用于采样多异步接口的输入信号，得到多路异步采样信号，并将多路异步采样信号输送至同步处理单元；

同步处理单元用于将多路异步采样信号转换为多路同步信号，并将多路同步信号输送至逻辑控制单元；

译码转换逻辑单元用于将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号；

接口选择单元用于从所有能够直接访问存储体的同步信号中选择一路信号并输送至存储体；

数据控制单元用于控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。

本发明进一步的改进在于：