[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿栅叠层结构，并与半导体衬底接触；掺杂区，位于半导体衬底内；通道孔，贯穿栅叠层结构，并暴露掺杂区；第一导电层，覆盖通道孔的内壁并与掺杂区接触；芯部，位于通道孔内以及掺杂区的上方，芯部的侧壁与第一导电层接触；导电柱，位于通道孔内以及芯部的上方；以及第二导电层，至少覆盖导电柱的侧壁，其中，第二导电层由单一导电材料形成，并直接与第一导电层接触以与掺杂区电连接。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的通道孔实现存储单元串的互连，通道孔的下部一般采用芯部形成，上部一般采用导电柱形成，然而，在形成芯部与导电柱之前需要分别进行金属钛(Ti)与氮化钛(TiN)的沉积，从而形成Ti-TiN-Ti-TiN四层导电层，当四层导电层位于阶梯处时，膜层厚度容易沉积不均，造成了台阶覆盖性(step coverage)较差的问题，从而影响了导电柱的形成，增加了通道孔的电阻。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过将至少覆盖导电柱的侧壁的第二导电层设置为由单一导电材料形成的导电层，解决了台阶覆盖性较差的问题。

根据本发明的一方面，提供了一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；掺杂区，位于所述半导体衬底内；通道孔，贯穿所述栅叠层结构，并暴露所述掺杂区；第一导电层，覆盖所述通道孔的内壁并与所述掺杂区接触；芯部，位于所述通道孔内以及所述掺杂区的上方，所述芯部的侧壁与所述第一导电层接触；导电柱，位于所述通道孔内以及所述芯部的上方；以及第二导电层，至少覆盖所述导电柱的侧壁，其中，所述第二导电层由单一导电材料形成，并直接与所述第一导电层接触以与所述掺杂区电连接。

优选的，所述第一导电层包括：第一材料层，由第一导电材料形成，覆盖所述通道孔的内部和所述掺杂区的暴露表面；以及第二材料层，由第二导电材料形成，覆盖所述第一材料层的暴露表面，其中，所述第一材料层与所述掺杂区反应生成导电的化合物。

优选的，所述第一导电材料为钛，所述第二导电材料为氮化钛。

优选的，所述单一导电材料与所述第二导电材料相同，所述第二导电层与所述第二材料层直接接触。

优选的，所述第二导电层还位于所述芯部和所述导电柱之间。

优选的，所述芯部的材料包括多晶硅，所述导电柱的材料包括钨。