[发明专利]一种基于FPGA的视频同步显示方法、装置和存储介质

权利要求书

1.一种基于FPGA的视频同步显示方法，其特征在于，包括：

步骤1、视频数据经输入端乒乓缓存写入存储模块，发送HDMI信号至显示端，触发该显示端产生HDMI时序；

步骤2、该HDMI信号中具有行同步命令，该显示端根据每接收一个该行同步命令即从该存储模块中接收一行视频数据到输出端乒乓缓存，直到该输出端乒乓缓存缓存一张完整图像；

步骤3、该显示端在该HDMI时序驱动下读取该完整图像，以播放该完整图像。

2.如求权利要求1所述的基于FPGA的视频同步显示方法，其特征在于，该存储模块，用于视频数据存储，包括DDR控制器和DDR4内存颗粒，该DDR控制器采用XILINX IP核，用于DDR命令控制及多端口仲裁，该DDR4内存颗粒用于存储视频数据中的图数据，存储结构采用顺序存储。

3.如求权利要求2所述的基于FPGA的视频同步显示方法，其特征在于，该输入端乒乓缓存，用于接收并存储该视频数据，按照AXI4协议将该视频数据传输给该DDR控制器，AXI4总线采用突发式操作机制，遵循4KB边界原则。

4.如求权利要求3所述的基于FPGA的视频同步显示方法，其特征在于，判断是否该输入端乒乓缓存溢出或该视频数据间DDR读写地址重合，若是，则反馈反推信号给前端逻辑，以暂停接收并存储该视频数据，否则释放反推信号，以接收并存储该视频数据至该输入端乒乓缓存。

5.一种视频同步显示模块，其特征在于，包括：

模块1、视频数据经输入端乒乓缓存写入存储模块，发送HDMI信号至显示端，触发该显示端产生HDMI时序；

模块2、该HDMI信号中具有行同步命令，该显示端根据每接收一个该行同步命令即从该存储模块中接收一行视频数据到输出端乒乓缓存，直到该输出端乒乓缓存缓存一张完整图像；

模块3、该显示端在该HDMI时序驱动下读取该完整图像，以播放该完整图像。

6.如求权利要求1所述的基于FPGA的视频同步显示装置，其特征在于，该存储模块，用于视频数据存储，包括DDR控制器和DDR4内存颗粒，该DDR控制器采用XILINX IP核，用于DDR命令控制及多端口仲裁，该DDR4内存颗粒用于存储视频数据中的图数据，存储结构采用顺序存储。

7.如求权利要求2所述的基于FPGA的视频同步显示装置，其特征在于，该输入端乒乓缓存，用于接收并存储该视频数据，按照AXI4协议将该视频数据传输给该DDR控制器，AXI4总线采用突发式操作机制，遵循4KB边界原则。

8.如求权利要求3所述的基于FPGA的视频同步显示装置，其特征在于，判断是否该输入端乒乓缓存溢出或该视频数据间DDR读写地址重合，若是，则反馈反推信号给前端逻辑，以暂停接收并存储该视频数据，否则释放反推信号，以接收并存储该视频数据至该输入端乒乓缓存。

9.一种用于权利要求5至8中任意一种所述基于FPGA的视频同步显示装置的实施方法。

10.一种存储介质，用于存储执行权利要求1至4中任意一种基于FPGA的视频同步显示方法的程序。