[发明专利]一种基于静态随机存储器内存内减法的电路结构

说明书

本发明公开了一种基于静态随机存储器内存内减法的电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，整体时序控制模块与行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；行地址译码模块与字线选择模块相连；字线选择模块与所述SRAM存储阵列相连；SRAM存储阵列与列地址译码模块以及输出模块相连；在SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B。该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种基于静态随机存储器内存内减法的电路结构。

背景技术

目前，随着机器学习、图像识别和边缘计算等应用领域的快速发展，这些领域需要处理海量数据和对计算能耗效率要求较高。传统的传统冯诺伊曼架构把处理器计算单元和存储器分开，需要时处理器从存储器读数据，之后在处理器处理完了数据之后再写回存储器。由于摩尔定律的快速发展，内存运行速度与处理器速度的不同步，内存的存取速度严重滞后于处理器的计算速度，内存性能已经成为了整体计算机性能的一个重要瓶颈。内存对于能效比的限制也成了传统冯诺伊曼体系计算机的一个瓶颈，这个瓶颈在机器学习和图像识别计算量大的领域尤为明显，为了克服这些传统的冯诺依曼结构带来的弊端，内存内计算(computing in memory，缩写为CIM)成为解决这个问题的热点，内存内计算不需要把数据传输到处理器中，直接在处理器中进行运算，因此大大减少了计算过程中数据存取能量消耗，同时在计算速度和能效上得到提高。

静态随机存储器(Static Random Access Memory，缩写为SRAM)由于其不可比拟的优点，如高速、低功耗、和逻辑电路更好的兼容性被广泛的用于高速缓存，特别是随着存储器在芯片面积和功耗中所占的比例越来越大，高速低功耗SRAM设计变得越来越重要。针对SRAM内实现内存内计算，现有的技术主要有以下几点：

1、一种实现差的绝对值电路，采用多行读取和脉冲宽度调制来实现。这种电路结构利用脉冲调制使高位单元放电时间比较长，低位单元放电时间短，达到加权读取的效果，将传统的二进制读取技术转化一次读取多行的十进制数值，提高数据读取效率。

2、通过位线WL脉冲调制控制内存中数值的加权，通过利用电容的电荷分享实现乘法运算，提高数据运算的能效。但存储阵列的行数较多时需要反复操作的次数变多，从而降低计算的速度。

3、利用字线电压控制二进制权重的高低，不同字线电压对应单元对位线放电能力的不同，实现二进制转化成十进制模值的转化，但受模拟计算低信噪比的影响更大，存在较大的计算误差。

4、一种二进制权重滤波器，减少了数据传输过程中能量的消耗，同时提出了SRAM卷积计算电路结构(SRAM embedded convolution architecture)。存储单元采用10管SRAM结构，虽然数据的稳定性会大大提高，但是相比传统6管SRAM单元面积会增加很多，而且最后输出数值的大小需要多个时钟周期才能完成，从而使得电路速度有所下降，而且精度也会有所下降。

发明内容

本发明的目的是提供一种基于静态随机存储器内存内减法的电路结构，该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。

本发明的目的是通过以下技术方案实现的：

一种基于静态随机存储器内存内减法的电路结构，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，其中：

所述整体时序控制模块与所述行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；

所述行地址译码模块与若干个字线选择模块相连；