[发明专利]一种基于静态随机存储器内存内减法的电路结构

权利要求书

1.一种基于静态随机存储器内存内减法的电路结构，其特征在于，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，其中：

所述整体时序控制模块与所述行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；

所述行地址译码模块与若干个字线选择模块相连；

所述字线选择模块与所述SRAM存储阵列相连；

所述SRAM存储阵列与所述列地址译码模块以及输出模块相连；

在所述SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B，每行SRAM单元的左字线WLL相连，每行SRAM单元的右字线WLR相连，且每列SRAM单元的全局位线与所述列地址译码模块和输出模块相连；

每个SRAM单元同时与局部位线相连，局部位线根据输入数据和每列SRAM单元中数据的不同而放电得到不同的电压，通过比较两根位线的电压差来得到计算结果；

其中，在组成的4位二进制减法计算单元模块Block4B中：

两个PMOS晶体管分别记为P0和P1，两个电容分别记为C0和C1，4个SRAM单元分别为CELL0～CELL3，两个传输门分别记为TG1和TG2；

4个SRAM单元CELL0～CELL3的BL端组成局部位线LBL信号，BLB端组成局部位线LBLB信号；

4个SRAM单元CELL0～CELL3的左字线WLL分别接输入字线信号WLL0～WLL3，右字线WLR分别接输入字线信号WLR0～WLR3；

进一步的，PMOS晶体管P0的源极与电源VDD相连，漏极与全局位线信号GBL相连，栅极与预充信号PRE相连；

PMOS晶体管P1的源极与电源VDD相连，漏极与全局位线信号GBLB相连，栅极与预充信号PRE相连；

电容CO的上端与局部位线信号LBL相连，下端与GND相连；电容C1的上端与局部位线信号BLB相连，下端与GND相连；

传输门TG1由传输门控制信号TGE和TGEB控制，连接全局位线GBL和局部位线LBL；

传输门TG2由传输门控制信号TGE和TGEB控制，连接全局位线GBLB和局部位线LBLB。

2.根据权利要求1所述基于静态随机存储器内存内减法的电路结构，其特征在于，所述SRAM单元为双字线6管SRAM单元，其中包括：

四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1；

PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器形成交叉耦合结构；

NMOS晶体管N2和NMOS晶体管N3作为传输管，其中NMOS晶体管N2的源极与位线BL相连，NMOS晶体管N2的栅极与所述左字线WLL相连，NMOS晶体管N2的漏极与存储节点Q相连；

NMOS晶体管N3的源极与位线BLB相连，NMOS晶体管N3的栅极与所述右字线WLR相连，NMOS晶体管N3的漏极与存储节点QB相连。