[发明专利]半导体存储装置

说明书

实施方式的半导体存储装置具有：第1配线层；第2配线层，与第1配线层邻近配置；半导体层，设置在第1配线层与第2配线层之间；第1电荷蓄积层，设置在第1配线层与半导体层之间；以及第2电荷蓄积层，设置在第2配线层与半导体层之间。第1配线层与第2配线层的第1距离比第1电荷蓄积层与第2电荷蓄积层的第2距离短。

相关申请

本申请享有以日本专利申请2018-172766号(申请日：2018年9月14日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式主要涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not-AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够提升可靠性的半导体存储装置。

实施方式的半导体存储装置具有：第1配线层，沿第1方向延伸；第2配线层，在与第1方向交叉的第2方向上与第1配线层邻近配置，且沿第1方向延伸；半导体层，设置在第1配线层与第2配线层之间，且沿与第1方向及第2方向交叉的第3方向延伸；第1电荷蓄积层，在第2方向上设置在第1配线层与半导体层之间；以及第2电荷蓄积层，在第2方向上设置在第2配线层与半导体层之间。第2方向上的第1配线层与第2配线层的第1距离比第2方向上的第1电荷蓄积层与第2电荷蓄积层的第2距离短。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储元胞阵列的电路图。

图3是第1实施方式的半导体存储装置所具备的存储元胞阵列中的字线WL的俯视图。

图4是第1实施方式的半导体存储装置所具备的存储元胞阵列的沿Z方向的剖视图。

图5是第1实施方式的半导体存储装置所具备的存储元胞阵列的制造工序图。

图6是第1实施方式的半导体存储装置所具备的存储元胞阵列的制造工序图。

图7是第1实施方式的半导体存储装置所具备的存储元胞阵列的制造工序图。

图8是第1实施方式的半导体存储装置所具备的存储元胞阵列的制造工序图。

图9是第1实施方式的半导体存储装置所具备的存储元胞阵列的制造工序图。

图10是第1实施方式的半导体存储装置所具备的存储元胞阵列的制造工序图。

图11是第1实施方式的半导体存储装置所具备的存储元胞阵列的制造工序图。

图12是第1实施方式的半导体存储装置所具备的存储元胞阵列的制造工序图。

图13是第1实施方式的半导体存储装置所具备的存储柱的XY平面的剖视图。

图14是第2实施方式的第1例的半导体存储装置所具备的存储柱的XY平面的剖视图。

图15是第2实施方式的第1例的半导体存储装置所具备的存储元胞阵列的沿Z方向的剖视图。

图16是第2实施方式的第2例的半导体存储装置所具备的存储柱的XY平面的剖视图。

图17是第2实施方式的第2例的半导体存储装置所具备的存储元胞阵列的沿Z方向的剖视图。

图18是第3实施方式的半导体存储装置所具备的存储柱的XY平面的剖视图。

图19是第3实施方式的半导体存储装置所具备的存储元胞阵列的沿Z方向的剖视图。