[发明专利]可缩短内文交换时间的方法及其半导体装置

权利要求书

1.一种可缩短内文交换时间的半导体装置，其特征在于：该半导体装置包含有至少一中央处理器及一逻辑电路，供利用该逻辑电路直接读写该中央处理器并在该中央处理器与至少一内存之间交换多个任务的任务信息；

而所述的中央处理器包含有一控制单元、一处理单元及一些缓存器，其中该控制单元被修改为可执行逻辑电路的指令，又该所有缓存器被修改为可供逻辑电路进行存取；

又所述的逻辑电路是设于该半导体装置内，该逻辑电路是采直接内存访问技术，令该逻辑电路能暂停及启动该中央处理器的指令执行，并能够读写该中央处理器的所有缓存器；

所述的内存的区域中定义出一块区域，供存放多个任务信息的编号、优先序、状态及内文；

组构成一种可缩短作业时间、且提升多任务处理效率的可缩短内文交换时间的半导体装置。

2.如权利要求1所述的可缩短内文交换时间的半导体装置，其特征在于：该逻辑电路可以控制一个以上的中央处理器的架构。

3.如权利要求1所述的可缩短内文交换时间的半导体装置，其特征在于：该缓存器包括至少一个一般缓存器群、至少一群控制状态缓存器及至少一群程序计数缓存器。

4.如权利要求1所述的可缩短内文交换时间的半导体装置，其特征在于：该逻辑电路包含有有一交换屏蔽缓存器，供该逻辑电路依据交换屏蔽缓存器的设定内文来决定是否对于对应的任务做内文交换动作，该交换屏蔽缓存器是由软件来设定、以及清除。

5.如权利要求1所述的可缩短内文交换时间的半导体装置，其特征在于：该逻辑电路具有一计时电路，供设定进行内文交换的时间。

6.如权利要求1所述的可缩短内文交换时间的半导体装置，其特征在于：该内存可以是动态随机存取内存或可以是静态随机存取内存。

7.一种可缩短内文交换时间的半导体装置，其特征在于：该半导体装置包含至少一中央处理器、一逻辑电路及至少一内存；

其中该逻辑电路直接读写该中央处理器并在该中央处理器与该内存之间交换多个任务的任务信息；

其中该中央处理器包含一控制单元、一处理单元及一些缓存器；

其中该控制单元被修改为可执行逻辑电路的指令；

其中该所有缓存器被修改为可供逻辑电路进行存取；

其中该逻辑电路是采直接内存访问技术，令该逻辑电路能暂停及启动该中央处理器的指令执行，并能够读写该中央处理器的所有缓存器；

其中该内存有一块区域可贮存多个任务信息的编号、优先序、状态及内文。

8.一种如权利要求1～6中任一项所述半导体装置的可缩短内文交换时间的方法，其特征在于：该方法的流程包含有：

首先，执行步骤S101、逻辑电路请求一中央处理器暂停执行指令；

接着，执行步骤S102、逻辑电路读取该中央处理器中一原执行任务的内文：该逻辑电路以DMA技术读取该暂停执行的任务的内文；

之后，执行步骤S103、逻辑电路将原执行任务的内文由中央处理器的缓存器加载一内存中的指定地址；该逻辑电路以DMA技术将该任务的任务信息加载一内存的指定地址，并设定修改该任务的顺序值；

再者，执行步骤S104、逻辑电路由一内存中抓取一将要执行任务的内文；该逻辑电路依各内存中各区段任务的顺位值，利用前述DMA技术抓取该将要执行任务的内文；

紧接着，执行步骤S105、逻辑电路将要执行任务的内文写入一中央处理器中；该逻辑电路进一步利用DMA技术将前述要执行任务的内文写入该中央处理器中的缓存器；

最后，执行步骤S106、逻辑电路通知该中央处理器恢复指令运行；

重复依序执行前述步骤，供完成多任务处理的内文交换的动作。

9.如权利要求8所述的可缩短内文交换时间的方法，其特征在于：该步骤S103中，该逻辑电路具有一交换屏蔽缓存器，其中该逻辑电路依据该交换屏蔽缓存器的内文决定是否进行内文交换。

10.如权利要求8所述的可缩短内文交换时间的方法，其特征在于：该步骤S103中，该逻辑电路设有一计时电路，供利用来决定多少时间才执行一次内文交换。