[发明专利]一种基于模型仿真的堆叠型晶体管优化栅偏压设置方法

说明书

本发明涉及射频集成电路技术领域，具体涉及一种基于模型仿真的堆叠型晶体管优化栅偏压设置方法，本发明将所有共栅管的漏源电压设成VDS,max，兼顾效率的考虑，输入共源管的漏源电压则由末级饱和输出及各级共栅管的增益共同确定。而要使得各个管子达到所期望的漏源电压值，就要对它们的栅极偏置电压进行优化设置。本发明的目的是使得M1管在给定VG1的前提下，与末级共栅管Mn同时进入输出饱和状态。本发明综合考虑了各种寄生效应，将VTH定义为在特定频率下，使晶体管的最大增益为0时的栅偏压。本方法具有很好的操作性，且避免了用电流的存在与否或大小数值去确定VTH所带来的较大偏差。

技术领域

本发明涉及射频集成电路技术领域，具体涉及一种基于模型仿真的堆叠型晶体管优化栅偏压设置方法。

背景技术

随着4G的大规模商用，其发展已进入成熟期，面向2020年及未来的第五代移动通信(5G)已成为全球研发热点。射频功率放大器(RFPA)作为整个收发前端的核心功能模块之一，将直接影响到设备的通信质量、信号接收能力、电池续航等重要指标。采用砷化镓(GaAs)工艺的PA芯片是目前4G市场上的主流，但其成本相对较高，且不便与数字部分集成。着眼5G射频模组全集成化、微型化的发展趋势和大规模量产的市场需求，应用最为广泛的硅CMOS工艺凭借自身具有的低成本和高集成度优势而成为最佳选择。

但随着CMOS工艺节点不断向纳米量级深入，越来越薄的栅氧化层使得晶体管的耐压能力逐渐下滑，从而限制PA的供电电压并增加了提升输出功率来克服5G通信中毫米波信号衰耗大、覆盖距离短的难度。为此，我们可以通过增大MOS管的尺寸以获得较高的漏端电流摆幅，但这同时会导致输入阻抗的降低，使匹配网络的设计变得复杂。而“晶体管堆叠(Stacked-FET)法”是由一个共源输入晶体管以及多个共栅晶体管串联叠加组成，于PA输出端可以实现电压摆幅的同相叠加进而提高输出能力，相比传统的单管共源结构，通过堆叠的方式还能获得更高的增益及输出阻抗，有效的克服了CMOS工艺下的各种损耗和寄生效应对PA的效率、带宽等性能指标的影响。

为延长使用寿命及避免管子发生击穿现象，所有堆叠晶体管的尺寸和工作状态在理想情况下是一样的，意味着各管子应具有相同的栅源、漏源电压及所通过的电流；此外，考虑到输出功率的要求，我们一般将管子的漏源电压设成工艺所允许的最大值VDS,max，并通过外部偏置电压源的方式使晶体管工作在所期望的状态。

传统堆叠型晶体管的栅偏压设置方法如图2所示：

当根据应用的需要合理选择输入共源晶体管M1的栅极偏置电压VG1后，该结构其余各节点的电压随即确定，分别为：

1)V_D1＝V_DS,max

2)V_G2＝V_G1+V_D1＝VG1+V_DS,max

3)V_D2＝2V_D1＝2V_DS,max

4)V_Gn＝V_G1+(n-1)V_DS,max

5)V_Dn＝nV_DS,max。

发明内容

针对现有技术的不足，本发明公开了一种基于模型仿真的堆叠型晶体管优化栅偏压设置方法，本发明意在提高功率放大器P_1dB处的效率，达到改善通讯设备的续航时间及用户体验的目的。

本发明通过以下技术方案予以实现：

一种基于模型仿真的堆叠型晶体管优化栅偏压设置方法，其特征在于：所述设置方法包括以下步骤：