[发明专利]用于三维存储器的外围电路的保护性结构以及制作方法

说明书

半导体存储器器件(800)包括具有第一区(103)、第二区(105)以及第三区(106)的衬底(101)，第一区(103)具有外围器件，第二区(105)具有一个或多个存储器阵列，且第三区(106)在第一区(103)与第二区(105)之间。半导体存储器器件(800)还包括针对外围器件的保护性结构(862)。半导体存储器器件(800)的针对外围器件的保护性结构(862)包括第一电介质层(232)以及被设置在第一电介质层上的阻挡层(242)。半导体存储器器件(800)的针对外围器件的保护性结构(862)还包括被形成在阻挡层的侧壁(342t)和第一电介质层的侧壁(232s)上的电介质间隙壁(652s)，其中，保护性结构(862)被设置在第一区(103)和第三区(106)的至少一部分之上。

相关申请的交叉引用以及通过引用并入

本申请案要求享受于2017年11月23号提交的中国专利申请号第201711183467.4号的优先权，其全部内容皆以引用的方式并入本文中。

技术领域

本公开内容一般涉及半导体技术领域，特别涉及用于形成三维(3D)存储器的方法。

背景技术

平面存储器单元通过改善工艺技术、电路设计、程序设计算法与制作工艺来缩小至较小的尺寸。然而，随着存储器单元的特征尺寸接近下限时，平面工艺与制作技术变得艰难且耗费成本。因此，平面存储器单元的存储器密度接近上限。三维(3D)存储器架构可以处理平面存储器单元的密度受限的问题。

发明内容

关于用于三维(3D)存储器的外围电路的保护性结构以及用于形成其的方法的实施例描述于本公开内容中。

在一些实施例中，描述了一种用于保护存储器器件的外围电路的方法。所述方法包括在衬底上的外围区中形成外围器件。此方法还包括在所述外围器件上设置第一保护性层，然后在第一保护性层上设置阻挡层。此方法还包括移除阻挡层和第一保护性层的部分，以及暴露存储器阵列中的所述衬底的顶表面的一部分。此方法还包括在剩余的阻挡层和所述衬底的所述顶表面的所暴露的部分上设置第二保护性层。此方法还包括蚀刻所述第二保护性层以及形成保护性间隙壁。

在一些实施例中，设置所述第一保护性层包括使用化学气相沉积来在所述外围器件上沉积氮化硅。

在一些实施例中，设置所述阻挡层包括使用化学气相沉积来沉积二氧化硅。

在一些实施例中，移除所述阻挡层和所述第一保护性层的所述部分以及暴露所述存储器阵列中的所述衬底的所述顶表面的所述部分包括：诸如进行干蚀刻的技术。

在一些实施例中，在所述剩余的阻挡层和所述衬底的所述顶表面的所暴露的部分上设置所述第二保护性层包括：使用化学气相沉积、PVD、溅镀(sputtering)、ALD或使用加热系统的任何化学气相沉积来沉积氮化硅。

在一些实施例中，所述保护性间隙壁具有在约40纳米到约60纳米之间的厚度。

在一些实施例中，针对外围电路的保护性结构包括具有外围器件的衬底、在所述外围器件的顶部设置的第一保护性层、在所述第一保护性层的顶部设置的阻挡层、以及在所述阻挡层的侧壁上的保护性间隙壁，其中，所述保护性间隙壁与所述第一保护性层彼此相邻。

在一些实施例中，所述阻挡层包括倾斜的侧壁。

在一些实施例中，所述电介质间隙壁包括在所述阻挡层的所述倾斜的侧壁上形成的氮化硅。

在一些实施例中，所述电介质间隙壁具有在约40纳米到约60纳米之间的厚度。

本领域的技术人员可根据本公开内容的说明书、权利要求书以及附图而理解本公开内容的其它方面。

附图说明