[实用新型]一种基于FPGA的网络与SRIO总线桥接系统

说明书

本实用新型公开了一种基于FPGA的网络与SRIO总线桥接系统，包括FPGA处理器，所述FPGA处理器集成了16对高速收发处理器，其中1对高速收发处理器与网络PHY芯片SGMII接口连接、12对高速收发处理器采用1x模式RapidIO总线接口，且12对高速收发处理器中的8对高速收发处理器与背板连接，4对高速收发处理器与光纤模块连接；所述RapidIO速率为6.25Gbps。本实用新型通过桥接系统中的FPCA的高速和并行处理能力，实现网络接口和SRID接口双向数据交互，从而实现无掉数、高实用、低延时、大数据量和高速度数据传输等处理要求。

技术领域

本实用新型属于总线接口桥接的技术领域，具体涉及一种基于FPGA的网络与SRIO总线桥接系统。

背景技术

随着现代通讯技术的飞速发展，无论在军用领域还是民用领域，对数据传输低成本、高实时、低延时要求越来越高。如今网络接口和SRIO接口的使用越来越广泛，其中SRIO是面向串行背板、DSP和相关串行数据平面连接应用的串行RapidIO接口，它是面向嵌入式系统开发提出高可靠、高性能、基于包交换的新一代高速互联技术，但SRIO接口不利于系统外部进行交互，需要将SRIO接口转换为最常见的网络接口，才能同外部交互。

现有的网络与SRIO总线桥接系统采用基于CPU处理器架构进行数据交互，其缺点在于受CPU处理网络和SRIO协议效率低以及电路设计复杂限制，无法满足数据低成本、无数据丢失、高实时、低延时交互要求。

实用新型内容

本实用新型的目的在于提供一种基于FPGA的网络与SRIO总线桥接系统，通过桥接系统中的FPCA的高速和并行处理能力，实现网络接口和SRID接口双向数据交互，从而实现无掉数、高实用、低延时、大数据量和高速度数据传输等处理要求。

本实用新型主要通过以下技术方案来实现的：一种基于FPGA的网络与SRIO总线桥接系统，包括FPGA处理器，所述FPGA处理器集成了16对高速收发处理器，其中1对高速收发处理器与网络PHY芯片SGMII接口连接、12对高速收发处理器采用1x 模式RapidIO总线接口，且12对高速收发处理器中的8对高速收发处理器与背板连接，4对高速收发处理器与光纤模块连接；所述RapidIO速率为6.25Gbps。

本实用新型在使用过程中，通过1对与网络PHY芯片SGMII接口连接，实现网络通讯功能，通过三态网络控制器初始化网络PHY芯片，通过4对与光纤模块连接接口，使得雷达天线控制模块通过光纤连接光纤模块与SRIO总线桥接系统进行信号交互，通过8对与背板连接接口，使得数字处理接口模块与SRIO总线桥接系统进行信号交互；所述RapidIO速率可达6.25Gbps，RapidIO控制器初始化SRIO接口，确保SRIO与FPGA更好的进行数据交互，且RapidIO的速率设计为3.125Gbps。

本实用新型通过对FPGA的设计，使得FPGA具有更高的性能，具备强大的处理和控制功能，使得性能大大领先与普通的嵌入式计算机信息处理系统，避免了使用CPU处理器所涉及的复杂电路，同时使得信息的处理速率更加的高效。

为了更好的实心本实用新型，进一步的，所述FPGA的储存器接口上挂载有DDR3L存储器，所述DDR3L存储器采用两片256MB，16bit的存储器，并使用MIG生成DDR3控制器，所述FPGA并行64MB NOR Flash，所述FPGA上挂载有8K字节的EEPROM。

本实用新型在使用过程中，通过DDR3控制器初始化挂载在FPGA上的2个DDR3L存储器，所述DDR3L存储器作为数据存储和导取时的缓存空间；所述64MB NOR Flash用作存储应用程序，避免数据的丢失；所述EEPROM存储桥接系统出厂网络MAC和IP地址的信息，通过FPGA软件中设计DHCP功能，桥接系统能自动获取IP地址，以便桥接系统与上位机在相同IP段内通讯，如果DHCP失败，桥接系统使用出厂IP与用户上位机通讯，同时在上位机软件中设计桥接系统IP和MAC地址的置换功能，便于用户进行灵活配置。