[实用新型]延迟元件、延迟线以及电路

说明书

一种延迟元件，包括第一XOR逻辑门和第二XOR逻辑门。第一XOR逻辑门的第一输入定义输入端子。第二XOR逻辑门的第一输入连接到第一XOR逻辑门的输出。第二XOR逻辑门的输出定义输出端子。第一和第二XOR逻辑门的第二输入连接到第二输入端子。

技术领域

本说明书总体涉及电子电路，更具体地，涉及例如可在电子设备或电路中使用的电子功能或电路。本说明书的电子功能和电路的应用的实例是随机数发生器的生成。应用的另一实例是物理上不可克隆的功能(PUF)的生成，例如用于生成唯一标识符或唯一加密密钥。本说明书更具体地涉及延迟线的延迟元件或单元的产生。

背景技术

在许多应用中，处理单元(例如微控制器的中央处理单元(CPU))使用延迟线。

许多电路使用延迟线。例如，它可能是基于使用彼此环回的延迟线来产生随机数的电路的问题。

需要改进延迟线，例如用于随机数发生器、实现物理不可克隆功能的电路、以及更一般地在出现类似问题的其他应用中的延迟线。

发明内容

本实用新型提供用于生成用于唯一标识符、加密密钥等的随机数或物理功能的解决方案消除了常规延迟线解决方案的全部或一些缺陷。

本实用新型的一个方面在于提供一种延迟元件，其包括第一XOR逻辑门，具有定义所述延迟元件的第一输入端子的第一输入；以及第二XOR逻辑门，具有被连接到所述第一XOR逻辑门的输出的第一输入、以及定义所述延迟元件的输出端子的输出，其中所述第一XOR逻辑门的第二输入被连接到所述第二XOR逻辑门的第二输入，所连接的第二输入定义所述延迟元件的第二输入端子。

在某些实施例中，被施加到所述延迟元件的所述第二输入端子的配置信号的第一状态控制所述延迟元件，以对在所述延迟元件的所述第一输入端子处接收到的输入信号的上升沿和下降沿施加对称的延迟，并且其中被施加到所述延迟元件的所述第二输入端子的配置信号的第二状态控制延迟元件，以对在所述延迟元件的所述第一输入端子处接收到的所述输入信号的上升沿和下降沿施加不同的延迟。

本实用新型的另一个方面在于提供一种延迟线，包括串联连接的多个延迟元件，其特征在于，每个延迟元件包括：第一XOR逻辑门，具有定义所述延迟元件的第一输入端子的第一输入；以及第二XOR逻辑门，具有被连接到所述第一XOR逻辑门的输出的第一输入、以及定义所述延迟元件的输出端子的输出，其中所述第一XOR逻辑门的第二输入被连接到所述第二XOR逻辑门的第二输入，所连接的第二输入定义所述延迟元件的第二输入端子。

在某些实施例中，被施加到每个延迟元件的所述第二输入端子的配置信号的第一状态控制所述延迟元件，以对在所述延迟元件的所述第一输入端子处接收到的输入信号的上升沿和下降沿施加对称的延迟，并且其中被施加到每个延迟元件的所述第二输入端子的配置信号的第二状态控制延迟元件，以对在所述延迟元件的所述第一输入端子处接收到的所述输入信号的上升沿和下降沿施加不同的延迟。

在某些实施例中，延迟线还包括插入在两个串联连接的延迟元件之间的至少一个多路复用器，所述至少一个多路复用器具有连接到所述两个串联连接的延迟元件中的第一个延迟元件的输出的第一输入、并且具有连接到所述两个串联连接的延迟元件中的所述第一个延迟元件的输入的第二输入。

本实用新型的另一个方面在于提供一种串联连接的多条延迟线，所述多条延迟线中的至少一条延迟线包括串联连接的多个延迟元件，其中每个延迟元件包括：第一XOR逻辑门，具有定义所述延迟元件的第一输入端子的第一输入；以及第二XOR逻辑门，具有被连接到所述第一XOR逻辑门的输出的第一输入、以及定义所述延迟元件的输出端子的输出，其中所述第一XOR逻辑门的第二输入被连接到所述第二XOR逻辑门的第二输入，所连接的第二输入定义所述延迟元件的第二输入端子。