[发明专利]数字集成电路测试系统中采集通道同步性检测方法

说明书

本发明公开了一种数字集成电路测试系统中采集通道同步性检测方法，根据需要选择一个通道作为基准通道，其余作为待检测通道，将数字集成电路测试系统的工作时钟降频后作为校准信号，将校准信号进行延时后发送到基准通道和待检测通道，且延时按照预设调整步长增加，将工作时钟进行倍频作为采样时钟，对基准通道和第n个待检测通道的采集信号进行采样，根据延时增加过程中基准通道和待检测通道所得到的采样信号进行判断，从而确定待检测通道相对于基准通道的延时。本发明能够检测小于采样周期的通道延时，测量精度由延时精度决定，可以大大降低对采样时钟频率的要求，降低整个方法的实现复杂度。

技术领域

本发明属于数字集成电路测试系统技术领域，更为具体地讲，涉及一种数字集成电路测试系统中采集通道同步性检测方法。

背景技术

随着科学技术的不断进步，集成电路的速度不断加快，性能越来越复杂、引脚数量越来越多。这些高集成度的电路仅仅通过有限的引脚与外部电路连接，给如何判断集成电路的好坏带来很多困难，对检验集成电路功能、性能的集成电路测试设备提出了更高的要求。

随着数字集成电路运行速度的加快和外部引脚的逐步增加，数字集成电路测试系统的输出信号速率已经达到几G bps、通道数早已超过1000个。同时，由于芯片运行速度以及同测、并测等方面的需求，对通道间同步的要求也是越来越高(已经达到ps级别)。因此，急需一种高精度的通道同步性检测方法来为同步误差的补偿提供基础。

目前最常用的通道同步性检测方法是基于高精度采样的通道同步性检测方法。图1是基于高精度采样的通道同步性检测方法示意图。如图1所示，基于高精度采样的通道同步性检测方法采用高速高精度的采样模块对需要检测的通道信号进行采集，记录其输出相同信号的相同边沿间的延迟时间，从而得到通道之间的延时误差。但是这种方法会受到采样频率限制，按照采样定理，如果要采集到两个通道间的延迟误差Δt，采样时钟频率f必须满足：f≥2/Δt。例如：当Δt＝100ps时，f≥20GHz，实际实现起来非常困难，成本会大幅增加。

发明内容

本发明的目的在于克服现有技术的不足，提供一种数字集成电路测试系统中采集通道同步性检测方法，实现对小于采样周期的通道延时的准确检测。

为实现上述发明目的，本发明数字集成电路测试系统中采集通道同步性检测方法包括以下步骤：

S1：在数字集成电路测试系统的N个采集通道中，根据需要选择一个通道作为基准通道，其他N-1个采集通道作为待检测通道；

S2：令待检测通道序号n＝1；

S3：初始化校准信号延时T＝0，检测标识FLAG＝0；

S4：将数字集成电路测试系统的工作时钟进行M倍降频作为校准信号，M的大小根据实际需要确定，对校准信号进行T的延时后发送给基准通道和第n个待检测通道；

S5：将数字集成电路测试系统的工作时钟进行K倍频作为采样时钟，对基准通道和第n个待检测通道的采集信号进行采样，K的大小根据实际需要确定，分别记基准通道和第n个待检测通道得到的采样信号为A和B；

S6：判断是否检测标识FLAG＝0，如果是，进入步骤S7，否则进入步骤S9；

S7：判断是否采样信号A和B相同，如果相同，进入步骤S16，如果不同，进入步骤S8；

S8：令检测标识FLAG＝1，进入步骤S16；

S9：判断是否检测标识FLAG＝1，如果是，进入步骤S10，否则进入步骤S12；

S10：判断是否采样信号A和B相同，如果不同，进入步骤S16，如果相同，进入步骤S11；

S11：令检测标识FLAG＝2，进入步骤S16；