[发明专利]一种提高芯片系统级可靠性的结构

说明书

本发明公开了一种提高芯片系统级可靠性的结构，包括：管芯；管芯外围的焊盘；以及处于焊盘外围的密封环，所述密封环包括多个金属层以及层叠在多个金属层之间的多个介质层，所述多个金属层中的一层或多层形成电容，所述电容电连接在电源与接地之间。

技术领域

本发明涉及涉及集成电路设计领域，尤其涉及一种提高芯片系统级可靠性的结构。

背景技术

静电释放(Electronic Static Discharge,ESD)是一种客观存在的自然现象，产生的方式多种，如接触、摩擦、感应等。特点是长时间积聚、高电压、低电量、大电流和作用时间短的特点。静电在日常生活中无处不在，人体和周围就带有很高的静电电压，几千伏甚至几万伏。

ESD事件带来的瞬时大电流脉冲常常会导致芯片中器件失效。ESD导致的集成电路失效占有很大的比例。在传统工艺中，由于栅氧化层的厚度较厚，栅氧化层在ESD冲击下出现过压击穿的问题不是很严峻。然而随着集成电路工艺的不断进步，栅氧化层不断减薄，晶体管的栅极击穿电压变得越来越小，抵御ESD轰击的能力变得越来越弱。

在做芯片设计产品的时候，不仅需要考虑到模拟性能，还需要确保芯片的系统级可靠性。在将产品交给客户使用时，不发生系统级可靠性问题。

现有技术中，已经提出很多的方法来提高芯片的可靠性，比如把单独输入输出引脚焊盘的ESD能力做强，版图在排布焊盘的时候合理运用，多加一些电源环(TAP-ring)或者多放一些钳位(CLAMP)二极管，尽管如此，还是会出现系统级的不可防范的ESD。

发明内容

针对现有技术中存在的问题，本发明提出了一种提高芯片系统级可靠性的结构，包括：

管芯；

管芯外围的焊盘；以及

处于焊盘外围的密封环，所述密封环包括多个金属层以及层叠在多个金属层之间的多个介质层，所述多个金属层中的一层或多层形成电容，所述电容电连接在电源与接地之间。

在本发明的一个实施例中，所述电容是金属-氧化物-金属MOM电容。

在本发明的一个实施例中，所述MOM电容位于密封环的任意一层或几层金属层中。

在本发明的一个实施例中，所述MOM电容包括形成在同一层中的第一电极和第二电极。

在本发明的一个实施例中，所述第一电极和第二电极分别延伸出数个指状极板，所述第一电极和第二电极的指状极板相互平行且以相互交错的形式放置，这些交错放置的指状极板之间以当前层的层间介质作为绝缘层形成MOM 电容。

在本发明的一个实施例中，所述电容与所述焊盘内的放电电路并联。

在本发明的一个实施例中，焊盘包括电源钳位焊盘，所述电容与电源钳位焊盘形成电连接。

通过利用密封环金属层形成电容，可以在不增加版图面积的情况下，改善因为各种不可防范的ESD击穿MOS器件的栅极。

附图说明

为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。

图1示出整芯片俯视示意图。

图2示出根据本发明的一个实施例密封环与芯片焊盘组成的放电电路图。

图3示出根据本发明的一个实施例的由密封环形成的MOM电容的立体示意图。

图4示出根据本发明的一个实施例的由密封环形成的MOM电容的部分立体图。