[发明专利]半导体器件

说明书

一种半导体器件，包括延迟锁定时钟生成电路，被配置为生成延迟锁定时钟，该延迟锁定时钟利用响应于相位控制信号而从多个内部时钟中选择的至少一个内部时钟来被驱动。该半导体器件还包括延时命令生成电路，其被配置为通过利用响应于所述相位控制信号的至少一个内部时钟来顺序地锁存内部命令、以及响应于所述延迟锁定时钟将顺序锁存的内部命令移位由移位控制信号所设置的时段，来生成用于从数据生成传输数据的延时命令。

相关申请的交叉引用

本申请要求于2018年6月14日在韩国知识产权局提交的申请号为10-2018-0068348的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及一种在延时(latency)过去之后发送数据的半导体器件。

背景技术

半导体器件在施加命令并经过延时之后执行与该命令相对应的内部操作。延时通过模式寄存器设置操作存储在模式寄存器中。当在施加命令之后执行内部操作时，半导体器件可以通过使用延迟电路来设置与延时相对应的延迟时段。

同时，半导体器件使用延迟锁定环来同步半导体系统中使用的时钟和半导体器件中使用的内部时钟。半导体器件通过使用延迟锁定环将外部时钟延迟预设的延迟时段来生成延迟锁定时钟，并通过使用延迟锁定时钟发送数据。

发明内容

根据本教导，半导体器件可以包括延迟锁定时钟生成电路，其被配置为生成延迟锁定时钟，该延迟锁定时钟利用响应于相位控制信号而从多个内部时钟中选择的至少一个内部时钟来被驱动。该半导体器件还可以包括延时命令生成电路，该延时命令生成电路被配置为：通过利用响应于相位控制信号而从多个内部时钟中选择的至少一个内部时钟来顺序地锁存内部命令、以及响应于延迟锁定时钟将顺序锁存的内部命令移位由移位控制信号所设置的时段，来生成用于从数据生成传输数据的延时命令。

还根据本教导，半导体器件可以包括时钟分频器电路，其被配置为通过将时钟分频来生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟。半导体器件还可以包括时钟延迟电路，其被配置为生成延迟锁定时钟，该延迟锁定时钟利用响应于相位控制信号而从第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟中选择的内部时钟来被驱动。半导体器件还可以包括命令延迟电路，该命令延迟电路被配置为通过利用响应于相位控制信号而从第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟中选择的内部时钟顺序地锁存内部命令并且通过利用延迟锁定时钟来锁存被顺序锁存的内部命令来生成延迟命令。

进一步根据本教导，半导体器件可以包括时钟分频器电路和时钟延迟电路，时钟分频器电路被配置为通过将时钟分频来生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟，所述时钟延迟电路被配置为生成延迟锁定时钟，其利用响应于相位控制信号而从第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟中选择的内部时钟来被驱动。半导体器件还可以包括：校正码生成电路，其被配置为生成校正码，该校正码在相位控制信号具有预设逻辑电平组合时被移位；以及命令相位选择电路，其被配置为通过利用由相位控制信号从第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟中的选择的内部时钟顺序地锁存内部命令、以及利用延迟锁定时钟锁存被顺序锁存的内部命令来生成相位选择命令。半导体器件还可以包括延迟校正电路，该延迟校正电路被配置为基于通过校正码延迟相位选择命令来生成延迟命令。

附图说明

图1示出了图示根据实施例的半导体器件的配置的框图。

图2示出了图示图1所示的半导体器件中包括的延迟锁定时钟生成电路的配置的框图。

图3示出了包括在图2所示的延迟锁定时钟生成电路中的时钟延迟电路的电路图。

图4示出了有助于解释图3所示的时钟延迟电路的操作的表格。

图5示出了有助于解释图3所示的时钟延迟电路的操作的时序图。