[发明专利]基于LVDS总线的数据收发模块

权利要求书

1.一种基于LVDS总线的数据收发模块，包括发送模块和接收模块，其特征在于，

所述发送模块按照自定义协议对发送数据帧格式进行设置，并进行并串转换，将串行数据及时钟通过LVDS串口发送；

所述接收模块将接收数据按照自定义协议进行串并转换，并对接收数据进行有效性判断及存储；

所述发送模块发送的串行数据格式为1位起始位，16位数据位，1位停止位，无奇偶校验位，空闲期间数据保持为高，时钟持续工作；一帧完整数据包包括：帧头、数据包长度、有效数据、数据包计数、校验字、校验和，

所述接收模块对接收数据有效性判断，包括帧头识别、数据长度解析、有效数据提取、校验和计算及判断，

所述发送模块和接收模块之间采用时钟和串行数据两组LVDS差分线，并串转换后发送时钟通过FPGA处理进行反向180度输出，实现时钟的上升沿采到数据窗的中心。

2.如权利要求1所述的基于LVDS总线的数据收发模块，其特征在于，所述帧头可根据不同项目进行更改；数据包长度为N-3，单位为字，N为一整帧数据中包含字的个数；数据包计数是指每发送一次数据包，数据包计数加1，重发时该计数也加1；校验字根据实际需求决定是否启用该校 验字，不启用时填0；校验和为按字累加校验和。

3.如权利要求1所述的基于LVDS总线的数据收发模块，其特征在于，所述接收模块将接收数据按照自定义协议进行串并转换，解析出16bit位宽的并行数据和1bit位宽的数据有效使能信号；根据并行数据和数据有效使能信号，进行帧头的识别，直到数据帧头正确，向缓存写入16bit位宽的帧头数据；根据检测的数据长度，提取有效数据内容及校验和，同时将并行数据写入缓存并进行校验和计算，若收到的数据个数与数据长度相符且校验和正确，则发送状态准备完毕标志flag_ready，通知其他模块可以进行数据的读取；反之，丢弃错误的数据包，并给出故障标识flag_cast，其他模块在收到数据准备完毕状态标志信号flag_ready后，检测flag_ready信号下降沿，然后开始进行数据的读取。

4.如权利要求1或3所述的基于LVDS总线的数据收发模块，其特征在于，将接收数据采用乒乓两路fifo进行缓存，正常情况下只启动一路fifo，若校验和错误，则对当前fifo进行复位，此时启动另一路fifo进行下一帧数据缓存。